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参数资料
| 型号： | IDTCSPU877ABVG |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | 1.8V PHASE LOCKED LOOP DIFFERENTIAL 1:10 SDRAM CLOCK DRIVER |
| 中文描述： | 877 SERIES, PLL BASED CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PBGA52 |
| 封装： | GREEN, VFBGA-52 |
| 文件页数： | 3/13页 |
| 文件大小： | 139K |
| 代理商： | IDTCSPU877ABVG |
3
IDTCSPU877A
1.8V PLL DIFFERENTIAL 1:10 SDRAM CLOCK DRIVER
COMMERCIAL TEMPERATURE RANGE
ABSOLUTE MAX IMUM RATINGS
(1,2)
Symbol
Rating
V
DDQ
, AV
DD
Supply Voltage Range
V
I(3)
Input Voltage Range
V
O(3)
Voltage range applied to any
output in the high or low state
I
IK
Input clamp current
(V
I
<0)
I
OK
Output Clamp Current
(V
O
<0 or
V
O
> V
DDQ
)
I
O
Continuous Output Current
(V
O
=0 to V
DDQ
)
V
DDQ
or GND
Continuous Current
TSTG
Storage Temperature Range
Max
Unit
V
V
V
–0.5 to +2.5
–0.5 to V
DDQ
+ 0.5
–0.5 to V
DDQ
+ 0.5
±50
mA
±50
mA
±50
mA
±100
mA
°C
– 65 to +150
NOTES:
1. Stresses greater than those listed under ABSOLUTE MAXIMUMRATINGS may cause
permanent damage to the device. This is a stress rating only and functional operation of
the device at these or any other conditions above those indicated in the operational
sections of this specification is not implied. Exposure to absolute maximumrating
conditions for extended periods may affect reliability.
2. The maximumpackage power dissipation is calculated using a junction temperature
of 150
°
C and a board trace length of 750 mls.
3. The input and output negative-voltage ratings may be exceeded if the input and output
clamp-current ratings are observed. This value is limted to 2.5V max.
RECOMMENDED OPERATING CONDITIONS
Symbol
AV
DD(1)
Supply Voltage
V
DDQ
I/O Supply Voltage
T
A
Operating Free-Air Temperature
Parameter
Min.
Typ.
V
DDQ
1.8
Max.
Unit
V
V
°
C
1.7
0
1.9
+70
CAPACITANCE
(1)
Parameter
C
IN
Description
Input Capacitance
V
I
= V
DDQ
or GND
Delta Input Capacitance
CLK,
CLK
, FBIN,
FBIN
Load Capacitance
Mn.
2
Typ.
—
Max.
3
Unit
pF
C
I
0.25
pF
C
L
—
10
—
pF
NOTE:
1. Unused inputs must be held high or low to prevent themfromfloating.
V
D
Y
5
Y
6
Y
6
Y
0
Y
5
Y
0
Y
1
Y
1
4
3
3
3
3
3
3
3
3
3
V
D
1
1
1
1
1
1
1
1
1
2
Y
3
Y
3
V
D
Y
4
Y
4
Y
8
Y
8
Y
9
Y
9
V
D
V
DDQ
Y
7
FBIN
FBIN
FBOUT
30
29
28
27
26
25
24
23
22
21
FBOUT
OE
OS
Y
7
V
DDQ
GND
V
DDQ
Y
2
Y
2
AGND
AV
DD
CLK
CLK
V
DDQ
2
3
4
5
6
7
8
1
9
10
V
DDQ
GND
MLF
TOP VIEW
NOTE:
1. The PLL is turned off and bypassed for test purposes when AV
DD
is grounded. During this test mode, V
DDQ
remains within the recommended operating conditions and no timng
parameters are guaranteed.
PIN CONFIGURATION
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PDF描述 |
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