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参数资料
| 型号： | IP-PCI/T64 |
| 厂商： | Altera |
| 文件页数： | 300/360页 |
| 文件大小： | 0K |
| 描述： | IP PCI 64BIT TARGET |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | PCI 编译器，目标，64 位 |
| 许可证： | 初始许可证 |
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PCI Master Operation
The PCI-Avalon bridge will not combine multiple Avalon-MM writes to
consecutive locations into a single PCI write transaction. No attempt is
made to byte merge separate Avalon-MM writes that write to separate
bytes in the same DWORD or QWORD into a single PCI write operation.
The PCI interface will attempt to burst as long as it can. A PCI write burst
can be terminated for various reasons. Table 7–10 describes the resulting
action for the PCI master write request termination condition.
Table 7–10. PCI Master Write Request Termination Conditions
Termination condition
Burst count satisfied
Latency timer expiring during configuration, I/O, or
memory write command
Avalon-to-PCI command/write data buffer running out
of data
PCI target disconnect
PCI target retry
PCI target-abort
PCI master-abort
Resulting Action
Normal master-initiated termination on PCI bus,
command completes, and the master controller
proceeds to the next command.
Normal master-initiated termination on PCI bus, the
continuation of the PCI write is requested from the
master controller arbiter.
Normal master-initiated termination on the PCI bus.
Master controller waits for the buffer to reach 8
DWORD s on a 32-bit PCI or 16 DWORD s on a 64-bit PCI,
or there is enough data to complete the remaining burst
count. Once enough data is available, the continuation
of the PCI write is requested from the master controller
arbiter.
The continuation of the PCI write is requested from the
master controller arbiter.
The PCI interrupt status register bit,
of the write data is read from the buffer and discarded.
Avalon-to-PCI Read Requests
For read requests from the interconnect, the request is pushed on the PCI
bus by a configuration read, I/O read, memory read, memory read line,
or memory read multiple command. The PCI read is issued to
configuration, I/O, or memory space based on the address translation
table entry. Refer to “Avalon-to-PCI Address Translation” on page 7–35 .
If a memory space read request can be completed in a single data phase,
it is issued as a memory read command. If the memory space read request
spans more than one data phase but does not cross a cacheline boundary
(as defined by the cacheline size register), it is issued as a memory read
line command. If the memory space read request crosses a cache line
boundary, it is issued as a memory read multiple command.
7–32
PCI Compiler
User Guide Version 11.1
Altera Corporation
October 2011
相关PDF资料 |
PDF描述 |
|---|---|
| ECC15DRES-S93 | CONN EDGECARD 30POS .100 EYELET |
| 255101-05-12.00 | CABLE ASSY STR PLUG RG179 12" |
| EBC20DREI-S93 | CONN EDGECARD 40POS .100 EYELET |
| RCC13DRYS-S734 | CONN EDGECARD 26POS .100 EXTEND |
| IPR-PCI/MT64 | IP PCI 64BIT MASTER/TARGET RENEW |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IPPOEINJ1295 | 制造商:Speco Technologies 功能描述:PoE Injector - 12.95W |
| IPPOEINJ25 | 制造商:Speco 功能描述:POE INJECTOR - 25W UP TO 325FT |
| IPPOERPT | 制造商:Speco 功能描述:POE-LAN REPEATER POWER AND DATA UP TO 1000FT |
| IPPOESPL1295 | 制造商:Speco 功能描述:POE SPLITTER - 12.95WUP TO 325FT |
| IPPOESPL25 | 制造商:Speco 功能描述:POE SPLITTER - 25W UP TO 325FT |
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