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参数资料
| 型号： | IP-PCIE/4 |
| 厂商： | Altera |
| 文件页数： | 97/256页 |
| 文件大小： | 0K |
| 描述： | IP PCI EXPRESS, X4 |
| 标准包装： | 1 |
| 系列： | * |
| 类型： | MegaCore |
| 功能： | PCI Express 编译器，4 倍链路宽度 |
| 许可证： | 初始许可证 |
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Specifications
Transmit Request Can Remain Asserted Between Transaction Layer
Packets
In this example, the application transmits a 64-bit memory read
transaction followed by a 64-bit memory write transaction. Address bit 2
In clock cycle 4, tx_req is not deasserted between transaction layer
packets.
In clock cycle 5, the second transaction layer packet is not immediately
acknowledged because of additional overhead associated with a 64-bit
address, such as a separate number and an LCRC. This situation leads to
an extra clock cycle between two consecutive transaction layer packets.
Figure 3–21. 64-Bit Memory Read Request Waveform
Clock Cycles
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
tx_req
Descriptor
Signals
tx_ack
tx_desc[127:0]
tx_dfr
tx_dv
MEMRD64
MEMWR64
Data
Signals
tx_data[63:32]
tx_data[31:0]
X
X
DW1
DW0
DW3
DW2
DW5
DW4
DW7
DW6
X
X
tx_ws
tx_err
Altera Corporation
December 2006
PCI Express Compiler Version 6.1
3–59
PCI Express Compiler User Guide
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PDF描述 |
|---|---|
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参数描述 |
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