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参数资料
| 型号： | IP2021CPBF |
| 厂商： | International Rectifier |
| 文件页数： | 11/16页 |
| 文件大小： | 0K |
| 描述： | IC REG BUCK SYNC ADJ 30A 12-LLGA |
| 标准包装： | 10 |
| 系列： | iPOWIR™ |
| 类型： | 降压（降压） |
| 输出类型： | 可调式 |
| 输出数： | 2 |
| 输出电压： | 0.8 V ~ 5 V |
| 输入电压： | 8 V ~ 14 V |
| 频率 - 开关： | 300kHz ~ 1MHz |
| 电流 - 输出： | 30A |
| 同步整流器： | 是 |
| 工作温度： | -10°C ~ 125°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 12-LLGA |
| 包装： | 管件 |
| 供应商设备封装： | 12-LLGA（11x7.65） |
PD-97414
i P2021CPbF
Recommended PCB Layout
Figure 11 Top Copper and Solder-mask Layer of PCB Layout
PCB Layout Guidelines
The following guidelines are recommended to reduce the parasitic values and optimize overall
performance:
?
?
?
?
?
?
All pads on the iP2021C footprint design need to be Solder-mask defined (see Figure 11).
Also refer to International Rectifier application notes AN1028 and AN1029 for further footprint
design guidance.
Place as many vias around the Power pads (V IN1 , V IN2 , V SW1 , V SW2 and PGND) for both
electrical and optimal thermal performance (see Figure 12).
A minimum of three 10μF, X5R, 16V ceramic capacitors per phase of iP2021C are needed for
28A operation at 1MHz. This will result in the lowest loss due to input capacitor ESR.
Placement of the ceramic input capacitors is critical to optimize switching performance. Place
Bottom Component Layer).
Dedicate at least two layer for PGND only
Duplicate the Power Nodes on multiple layers (refer to AN1029).
www.irf.com
8/13/2009
11
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