参数资料
型号: IPR-PCIE/4
厂商: Altera
文件页数: 167/256页
文件大小: 0K
描述: IP PCI EXPRESS, X4 RENEW
标准包装: 1
系列: *
类型: MegaCore
功能: PCI Express 编译器,4 倍链路宽度
许可证: 续用许可证
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页当前第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页第231页第232页第233页第234页第235页第236页第237页第238页第239页第240页第241页第242页第243页第244页第245页第246页第247页第248页第249页第250页第251页第252页第253页第254页第255页第256页
Testbench & Example Designs
Chaining DMA Descriptor Tables
Each descriptor table consists of a descriptor header at a base address,
followed by a contiguous list of descriptors. Each subsequent descriptor
consists of a minimum of four DWORDs (PCI-Express 32 bit double
word) of data, and corresponds to one DMA transfer. The software
application writes the descriptor header in the EP point Header
Descriptor register. Tables 5–5 , 5–6 , and , describe each of the fields of this
heade r.
Table 5–5. Chaining DMA Descriptor Header Format Address Map
31
Control Fields ( see Table 5–6 )
16
15
Size
0
BDT Upper DWORD
BDT Lower DWORD
Reserved
Table 5–6. Chaining DMA Descriptor Header Format (Control Fields)
RCLAST
31
30
28
27
25 24
20
19
18
17
16
Reserved
MSI Traffic
Reserved
MSI Number
Reserved EPLAST_ENA MSI
Direction
Class
Table 5–7. Chaining DMA Descriptor Header Fields (Part 1 of 2)
Descriptor
Header Field
EP RC
Access Access
EP Address
Description
Size
R
R/W
0x00 (DMA write) Specifies the number n of the descriptor in the
0x10 (DMA read) descriptor table.
Direction
R
R/W
0x00 (DMA write) Specifies the DMA module to the descriptor table
0x10 (DMA read) mapping rules. When this bit is set the descriptor
table refers to the DMA write logic. When this bit is
cleared the descriptor table refers to the DMA read
logic.
Message
Signaled
Interrupt
(MSI)
R
R/W
0x00 (DMA write) Enables interrupts across all descriptors. When this
0x10 (DMA read) bit is set the EP DMA module issues an interrupt
using MSI to the RC. Your software application can
use this interrupt to monitor the DMA transfer status.
Altera Corporation
December 2006
PCI Express Compiler Version 6.1
5–17
PCI Express Compiler User Guide
相关PDF资料
PDF描述
RP12-4805DA/SMD CONV DC/DC 12W 36-75VIN +/-05V
255101-05-24.00 CABLE ASSY STR PLUG RG179 24"
EBC28DRXI CONN EDGECARD 56POS DIP .100 SLD
135104-07-12.00 CBL SMA R/A PLUG-PLUG RG142 12"
25ZLH1000MEFC10X20 CAP ALUM 1000UF 25V 20% RADIAL
相关代理商/技术参数
参数描述
IPR-POSPHY4 功能描述:开发软件 POS-PHY L4 MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors
IPR-QDRII/UNI 功能描述:开发软件 QDRII SRAM Control MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors
IPR-RAPIDIOII 功能描述:开发软件 RapidIO 1x/2x/4x MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors
IPR-RIOPHY 功能描述:开发软件 RapidIO MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors
IPR-RLDII/UNI 功能描述:开发软件 RLDRAM II Controller MegaCore RENEWAL RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors