参数资料
| 型号： | ISL6363CRTZ |
| 厂商： | Intersil |
| 文件页数： | 13/32页 |
| 文件大小： | 0K |
| 描述： | IC CONTROLLER VR12 48TQFN |
| 标准包装： | 50 |
| 应用： | 控制器，Intel VR12 |
| 输入电压： | 5 V ~ 12 V |
| 输出数： | 2 |
| 输出电压： | 0.25 V ~ 1.52 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-WFQFN 裸露焊盘 |
| 供应商设备封装： | 48-TQFN-EP（6x6） |
| 包装： | 管件 |
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ISL6363
Figure 7 shows the operation principle in diode emulation mode at
light load. The load gets incrementally lighter in the three cases
from top to bottom. The PWM on-time is determined by the VW
window size, therefore is the same, making the inductor current
triangle the same in the three cases. The ISL6363 clamps the
ripple capacitor voltage V crs in DE mode to make it mimic the
inductor current. It takes the COMP voltage longer to hit V crs ,
naturally stretching the switching period. The inductor current
triangles move further apart from each other such that the
inductor current average value is equal to the load current. The
reduced switching frequency helps increase light load efficiency.
Voltage Regulation and Load Line
Implementation
After the start sequence, the ISL6363 regulates the output voltage
to the value set by the VID information per Table 1. The ISL6363
will control the no-load output voltage to an accuracy of ±0.5%
over the range of 0.75V to 1.52V. A differential amplifier allows
voltage sensing for precise voltage regulation at the
microprocessor die.
TABLE 1. VID TABLE
VID
CCM/DCM BOUNDARY
VW
7
6
5
4
3
2
1
0
HEX
V O (V)
Vcrs
iL
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
0
1
0
1
0
0
0
0
0
1
2
3
0.00000
0.25000
0.25500
0.26000
Vcrs
VW
LIGHT DCM
0
0
0
0
0
0
0
0
0
0
1
1
0
0
0
1
0
0
4
5
0.26500
0.27000
0
0
0
0
0
1
1
0
0
6
0.27500
iL
0
0
0
0
0
1
1
1
0
7
0.28000
Vcrs
iL
VW
DEEP DCM
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
1
0
0
1
1
0
0
1
0
1
0
0
0
0
0
0
8
9
A
B
C
0.28500
0.29000
0.29500
0.30000
0.30500
FIGURE 7. PERIOD STRETCHING
Start-up Timing
With the controller's V CC voltage above the POR threshold, the
start-up sequence begins when VR_ON exceeds the logic high
threshold. Figure 8 shows the typical start-up timing of VR1 and
VR2. The ISL6363 uses digital soft-start to ramp-up DAC to the
voltage programmed by the SetVID command. PGOOD is asserted
high and ALERT# is asserted low at the end of the ramp-up.
Similar results occur if VR_ON is tied to VCC, with the soft-start
sequence starting 800μs after VCC crosses the POR threshold.
VCC
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
0
0
0
0
1
1
1
1
0
1
1
0
0
1
1
0
0
1
1
1
0
1
0
1
0
1
0
1
0
1
0
0
0
1
1
1
1
1
1
1
1
D
E
F
0
1
2
3
4
5
6
7
0.31000
0.31500
0.32000
0.32500
0.33000
0.33500
0.34000
0.34500
0.35000
0.35500
0.36000
VR_ON
3.8ms
2.5mV/μs
SLEW RATE
VID
VID COMMAND
VOLTAGE
0
0
0
0
0
0
1
1
1
1
0
0
0
0
0
1
1
1
8
9
0.36500
0.37000
DAC
0
0
0
0
0
0
1
1
1
1
0
0
1
1
0
1
1
1
A
B
0.37500
0.38000
PGOOD
ALERT#
…...
FIGURE 8. VR1 SOFT-START WAVEFORMS
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
0
1
1
1
1
0
1
1
1
1
0
0
0
1
1
0
0
1
0
1
0
1
1
1
1
2
C
D
E
F
0
0.38500
0.39000
0.39500
0.40000
0.40500
13
FN6898.1
September 5, 2013
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