参数资料
| 型号： | ISL6742AAZA-T |
| 厂商： | Intersil |
| 文件页数： | 7/18页 |
| 文件大小： | 0K |
| 描述： | IC REG CTRLR PWM CM/VM 16-QSOP |
| 标准包装： | 1 |
| PWM 型： | 电流/电压模式 |
| 输出数： | 4 |
| 频率 - 最大： | 2MHz |
| 占空比： | 100% |
| 电源电压： | 9 V ~ 16 V |
| 降压： | 无 |
| 升压： | 无 |
| 回扫： | 无 |
| 反相： | 无 |
| 倍增器： | 无 |
| 除法器： | 无 |
| Cuk： | 无 |
| 隔离： | 无 |
| 工作温度： | -40°C ~ 105°C |
| 封装/外壳： | 16-SSOP（0.154"，3.90mm 宽） |
| 包装： | 剪切带 (CT) |
| 其它名称： | ISL6742AAZA-TCT |
ISL6742
Electrical Specifications
Recommended operating conditions unless otherwise noted. Refer to “Functional Block Diagram” on page 2,
“Typical Application - Telecom Primary Side Control Half-Bridge Converter with Synchronous Rectification” on
page 3 and “Typical Application - High Voltage Input Secondary Side Control Full-Bridge Converter” on page 4.
9V < VDD < 20V, RTD = 10.0k Ω , CT = 470pF, T A = -40°C to +105°C, Typical values are at T A = +25°C.
Parameters with MIN and/or MAX limits are 100% tested at +25°C, unless otherwise specified. Temperature
limits established by characterization and are not production tested. (Continued)
PARAMETER
CT Valley Voltage
CT Peak Voltage
CT Pk-Pk Voltage
RTD Voltage
TEST CONDITIONS
Static Threshold
Static Threshold
Static Value
MIN
0.75
2.75
1.92
1.97
TYP
0.80
2.80
2.00
2.00
MAX
0.88
2.88
2.05
2.03
UNITS
V
V
V
V
OUTPUT
High Level Output Voltage (VOH)
Low Level Output Voltage (VOL)
Rise Time
Fall Time
UVLO Output Voltage Clamp
Output Delay/Advance Range
OUTAN/OUTBN Relative to OUTA/OUTB
Delay Control Voltage Range
OUTAN/OUTBN Relative to OUTA/OUTB
I OUT = -10mA, VDD - VOH
I OUT = 10mA, VOL - GND
C OUT = 220pF, VDD = 15V (Note 3)
C OUT = 220pF, VDD = 15V (Note 3)
VDD = 7V, I LOAD = 1mA (Note 5)
V ADJ = 2.50V (Note 3)
V ADJ < 2.425V
V ADJ > 2.575V
OUTxN Delayed
OUTx Delayed
-
-
-
-
-
-
-40
40
2.575
0
0.5
0.5
110
90
-
-
-
-
-
-
1.0
1.0
200
150
1.25
3
-300
300
5.000
2.425
V
V
ns
ns
V
ns
ns
ns
V
V
VADJ Delay Time
T A = + 25°C (OUTx Delayed) (Note 6)
VADJ = 0
VADJ = 0.5V
VADJ = 1.0V
VADJ = 1.5V
VADJ = 2.0V
280
92
61
48
41
300
105
70
55
50
320
118
80
65
58
ns
ns
ns
ns
ns
T A = +25°C (OUTxN Delayed)
VADJ = VREF
VADJ = VREF - 0.5V
VADJ = VREF - 1.0V
VADJ = VREF - 1.5V
VADJ = VREF - 2.0V
280
86
59
47
41
300
100
68
55
48
320
114
77
62
55
ns
ns
ns
ns
ns
THERMAL PROTECTION
Thermal Shutdown
Thermal Shutdown Clear
Hysteresis, Internal Protection
(Note 3)
(Note 3)
(Note 3)
130
115
-
140
125
15
150
135
-
°C
°C
°C
NOTES:
3. Limits established by characterization and are not production tested.
4. This is the maximum duty cycle achievable using the specified values of RTD and CT. Larger or smaller maximum duty cycles may be obtained
using other values for these components. See Equations 1 through 3.
5. Adjust VDD below the UVLO stop threshold prior to setting at 7V.
6. When OUTx is delayed relative to OUTLxN (VADJ < 2.425V), the delay duration as set by VADJ should not exceed 90% of the CT discharge time
(deadtime) as determined by CT and RTD.
7
FN9183.2
October 31, 2008
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