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参数资料
| 型号： | ISPLSI 1032EA-100LT100 |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 3/16页 |
| 文件大小： | 0K |
| 描述： | IC PLD ISP 64I/O 10NS 100TQFP |
| 标准包装： | 90 |
| 系列： | ispLSI® 1000EA |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 10.0ns |
| 电压电源 - 内部： | 4.75 V ~ 5.25 V |
| 逻辑元件/逻辑块数目： | 32 |
| 门数： | 6000 |
| 输入/输出数： | 64 |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | ISPLSI1032EA-100LT100 |
11
Specifications ispLSI 1032EA
USE
ispMA
CH
4A5
FOR
NEW
5V
DESIGNS
Internal Timing Parameters1
tob
1. Internal Timing Parameters are not tested and are for reference only.
Table 2-0037B/1032EA
v.2.4
Outputs
UNITS
-100
MIN.
MAX.
DESCRIPTION
#
PARAM.
50 Output Buffer Delay
ns
toen
52 I/O Cell OE to Output Enabled
ns
tgy0
55 Clock Delay, Y0 to Global GLB Clk Line (Ref. Clock)
ns
Global Reset
Clocks
tgr
60 Global Reset to GLB and I/O Registers
ns
todis
53 I/O Cell OE to Output Disabled
ns
tgy1/2
56 Clock Delay, Y1 or Y2 to Global GLB Clock Line
ns
tgcp
57 Clock Delay, Clock GLB to Global GLB Clock Line
ns
tioy2/3
58 Clock Delay, Y2 or Y3 to I/O Cell Global Clock Line
ns
tiocp
59 Clock Delay, Clock GLB to I/O Cell Global Clock Line
ns
tgoe
54 Global OE
ns
tsl
51 Output Buffer Delay, Slew Limited Adder
ns
-125
—
1.1
—
0.9
0.8
0.0
0.8
—
2.0
5.1
1.9
5.1
1.5
1.8
0.0
2.8
3.9
5.0
5.1
—
1.9
—
1.5
0.8
0.0
0.8
—
1.7
4.0
1.1
4.0
0.9
1.8
0.0
2.8
3.0
5.0
2.1
相关PDF资料 |
PDF描述 |
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参数描述 |
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| ISPLSI1032EA-125LT100 | 功能描述:CPLD - 复杂可编程逻辑器件 RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| ISPLSI1032EA-170 | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
| ispLSI1032EA-170LT100 | 功能描述:CPLD - 复杂可编程逻辑器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
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