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参数资料
| 型号： | KMC8144SVT800B |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 37/80页 |
| 文件大小： | 0K |
| 描述： | IC DSP 783FCPBGA |
| 标准包装： | 2 |
| 系列： | StarCore |
| 类型： | SC3400 内核 |
| 接口： | EBI/EMI，以太网，I²C，PCI，Serial RapidIO，SPI，TDM，UART，UTOPIA |
| 时钟速率： | 800MHz |
| 非易失内存： | ROM（96 kB） |
| 芯片上RAM： | 10.5MB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.00V |
| 工作温度： | 0°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 783-BBGA，FCBGA |
| 供应商设备封装： | 783-FCPBGA（29x29） |
| 包装： | 托盘 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页当前第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页
Electrical Characteristics
Table 18. Reset Actions for Each Reset Source (continued)
Reset Action/Reset Source
Power-On Reset
(PORESET)
Hard Reset (HRESET)
Soft Reset (SRESET)
External or Internal
External or
JTAG Command:
External only
(Software Watchdog,
Software or RapidIO)
internal
Software
EXTEST, CLAMP, or
HIGHZ
HRESET driven
IPBus modules reset (TDM, UART, SWT,
Yes
Yes
Yes
Yes
No
Yes
No
Yes
DDRC, IPBus master, GIC, HS, and GPIO)
SRESET driven
Extended cores reset
CLASS registers reset
Yes
Yes
Yes
Yes
Yes
Yes
Yes
Yes
Some
Depends on command
Yes
Some registers
registers
Timers, Performance Monitor
QUICC Engine subsystem, PCI, DMA
Yes
Yes
Yes
Yes
No
Most
No
Most registers
registers
2.6.3.1
Power-On Reset (PORESET) Pin
Asserting PORESET initiates the power-on reset flow. PORESET must be asserted externally for at least 32 CLKIN cycles after
V DD and V DDIO are both at their nominal levels.
2.6.3.2
Reset Configuration
The MSC8144 has two mechanisms for writing the reset configuration:
?
?
?
Through the I 2 C port
Through external pins
Through internal hard coded
Twenty-three signals (see Section 1 for signal description details) are sampled during the power-on reset sequence to define the
Reset Word Configuration Source and operating conditions:
?
?
RCW_SRC[2–0]
RC[16–0]
The RCFG_CLKIN_RNG pin must be valid during power-on or hard reset sequence. The STOP_BS pin must be always valid
and is also sampled during power-on reset sequence for RCW loading from an I 2 C EEPROM.
2.6.3.3 Reset Timing Tables
Table 19 and Figure 7 describe the reset timing for a reset configuration.
Table 19. Timing for a Reset Configuration Write
No.
Characteristics
Expression
Max
Min
Unit
1
Required external PORESET duration minimum
32/CLKIN
? 33 MHz <= CLKIN < 44 MHz
? 44 MHz <= CLKIN < 66 MHz
? 66 MHz <= CLKIN < 100 MHz
? 100 MHz <= CLKIN < 133 MHz
1280
728
485
320
727
484
320
241
ns
ns
ns
ns
MSC8144 Quad Core Digital Signal Processor Data Sheet, Rev. 16
Freescale Semiconductor
37
相关PDF资料 |
PDF描述 |
|---|---|
| SPAKDSP321VF240 | IC DSP 24BIT 196-MAPBGA |
| EBC06DREN-S93 | CONN EDGECARD 12POS .100 EYELET |
| SPAKDSP311VF150 | IC DSP 24BIT 196-MAPBGA |
| 745187-3 | CONN D-SUB RECEPT VERT 25POS |
| EBC06DREH-S93 | CONN EDGECARD 12POS .100 EYELET |
相关代理商/技术参数 |
参数描述 |
|---|---|
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