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参数资料
| 型号： | KMPC8245LZU333D |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 67/68页 |
| 文件大小： | 0K |
| 描述： | IC MPU 32BIT 333MHZ 352-TBGA |
| 标准包装： | 2 |
| 系列： | MPC82xx |
| 处理器类型： | 32-位 MPC82xx PowerQUICC II |
| 速度： | 333MHz |
| 电压： | 2V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 352-LBGA |
| 供应商设备封装： | 352-TBGA（35x35） |
| 包装： | 托盘 |
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MPC8245 Integrated Processor Hardware Specifications, Rev. 10
8
Freescale Semiconductor
Electrical and Thermal Characteristics
Figure 2 shows supply voltage sequencing and separation cautions.
Figure 2. Supply Voltage Sequencing and Separation Cautions
OVDD/GVDD/(LVDD @ 3.3 V - - - -)
VDD/AVDD/AVDD2
LVDD @ 5 V
Time
3.3 V
5 V
2.0 V
0
8
11
10
11
7, 9
DC
Powe
rSuppl
y
V
o
lt
ag
e
Reset
Configuration Pins
HRST_CPU,
HRST_CTRL
PLL
Relock
Time 3
100 s
Nine External Memory
Asserted 255
External Memory
HRST_CPU,
HRST_CTRL
VDD Stable
Power Supply Ramp Up 2
See Note 1
Clock Cycles 3
Clock Cycles Setup Time 4
VM = 1.4 V
Maximum Rise Time Must Be Less Than
One External Memory Clock Cycle 5
Notes:
1. Numbers associated with waveform separations correspond to caution numbers listed in Table 2.
2. See the Cautions section of Table 2 for details on this topic.
3. See Table 8 for details on PLL relock and reset signal assertion timing requirements.
4. Refer to Table 10 for additional information on reset configuration pin setup timing requirements.
5. HRST_CPU/HRST_CTRL must transition from a logic 0 to a logic 1 in less than one
SDRAM_SYNC_IN clock cycle for the device to be in the nonreset state.
6. PLL_CFG signals must be driven on reset and must be held for at least 25 clock cycles after the
negation of HRST_CTRL and HRST_CPU in order to be latched.
PLL
6
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PDF描述 |
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参数描述 |
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| KMPC8245TVV350D | 功能描述:微处理器 - MPU INTEGRATED HOST PROC RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
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