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参数资料
| 型号： | L64021HG |
| 厂商： | LSI CORP |
| 元件分类： | 消费家电 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA208 |
| 封装： | MINI, BGA-208 |
| 文件页数： | 435/590页 |
| 文件大小： | 6335K |
| 代理商： | L64021HG |
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11-56
Audio Decoder Module
11.13 Clock Divider
As mentioned in the output interface descriptions, the Clock Divider in
the Audio Decoder derives a BCLK for each interface and an LRCLK and
A_ACLK for the external DACs from an input audio clock. The L64021
has three audio clock input pins, ACLK_32, ACLK_441, and ACLK_48 for
32, 44.1, and 48 kHz sampling rates. The inputs to these must be the
sampling rate times N where N can be 256, 384, 512, or 768. The N
value must be an integral multiple of the sample resolution (16, 20, or
24). Any or all of the inputs can be connected depending on the audio
sampling rates and resolutions expected.
At reset and power on, the L64021 defaults to using the clock supplied
on the ACLK_ 48 pin. The host selects the ACLK_ input pin by
programming the ACLK Select [1:0] bits in Register 363 (page 4-111).
The host also selects the divisor values used in the Clock Divider by
programming the ACLK Divider Select [3:0] bits in Register 364
The divisor values depend on ACLK_ availability, the input audio
sampling frequency (Fs), the sample resolution (16/24/32 bits per
sample), and the external DAC capabilities. The equations for the derived
clocks are:
S/P DIF BCLK = Fs * sample resolution * 2 channels * 2 marks
=Fs*32 *4
= Fs * 128
DAC BCLK = Fs * sample resolution * 2 channels
=Fs*32*2
=Fs*64
A_ACLK = Fs * sample resolution * K
= Fs * 256 or Fs * 384
The ACLK Divider Select bit selections and the resulting clocks are listed
in Table 11.20. Use the following cases as selection criteria:
Case I: All of the ACLK_ inputs are available. Select the ACLK_
which is a multiple of the input sampling frequency using bits 0
and 1 in Register 363. Then use the 0x0 through 0x4 ACLK Divider
Select code that matches the Fs multiple of the ACLK_. For example,
if the input sampling frequency is 32 kHz and ACLK_32 =
512 * 32 kHz, use the 0x2 ACLK Divider Select code.
相关PDF资料 |
PDF描述 |
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