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参数资料
| 型号： | LC4032ZC-75TN48E |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 3/99页 |
| 文件大小： | 0K |
| 描述： | IC CPLD 32MACROCELLS 48TQFP |
| 标准包装： | 250 |
| 系列： | ispMACH® 4000Z |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 7.5ns |
| 电压电源 - 内部： | 1.7 V ~ 1.9 V |
| 逻辑元件/逻辑块数目： | 2 |
| 宏单元数： | 32 |
| 输入/输出数： | 32 |
| 工作温度： | -40°C ~ 130°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-LQFP |
| 供应商设备封装： | 48-TQFP（7x7） |
| 包装： | 托盘 |
| 其它名称： | 220-1655 LC4032ZC-75TN48E-ND |
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Lattice Semiconductor
Figure 1. Functional Block Diagram
ispMACH 4000V/B/C/Z Family Data Sheet
I/O
Block
I/O
Block
ORP
ORP
16
16
Generic
Logic
Block
Generic
Logic
Block
16
36
16
36
16
36
16
36
Generic
Logic
Block
Generic
Logic
Block
16
16
ORP
ORP
I/O
Block
I/O
Block
The I/Os in the ispMACH 4000 are split into two banks. Each bank has a separate I/O power supply. Inputs can
support a variety of standards independent of the chip or bank power supply. Outputs support the standards com-
patible with the power supply provided to the bank. Support for a variety of standards helps designers implement
designs in mixed voltage environments. In addition, 5V tolerant inputs are specified within an I/O bank that is con-
nected to V CCO of 3.0V to 3.6V for LVCMOS 3.3, LVTTL and PCI interfaces.
ispMACH 4000 Architecture
There are a total of two GLBs in the ispMACH 4032, increasing to 32 GLBs in the ispMACH 4512. Each GLB has
36 inputs. All GLB inputs come from the GRP and all outputs from the GLB are brought back into the GRP to be
connected to the inputs of any other GLB on the device. Even if feedback signals return to the same GLB, they still
must go through the GRP. This mechanism ensures that GLBs communicate with each other with consistent and
predictable delays. The outputs from the GLB are also sent to the ORP. The ORP then sends them to the associ-
ated I/O cells in the I/O block.
Generic Logic Block
The ispMACH 4000 GLB consists of a programmable AND array, logic allocator, 16 macrocells and a GLB clock
generator. Macrocells are decoupled from the product terms through the logic allocator and the I/O pins are decou-
pled from macrocells through the ORP. Figure 2 illustrates the GLB.
3
相关PDF资料 |
PDF描述 |
|---|---|
| GRM21BR60J226ME39L | CAP CER 22UF 6.3V 20% X5R 0805 |
| TRJA685K016RRJ | CAP TANT 6.8UF 16V 10% 1206 |
| TRJA475K020RRJ | CAP TANT 4.7UF 20V 10% 1206 |
| LLL216R71E104MA01L | CAP CER 0.1UF 25V 20% X7R 0508 |
| LTC4242IUHF#TRPBF | IC CNTRLR HOT SWAP 38-QFN |
相关代理商/技术参数 |
参数描述 |
|---|---|
| LC4032ZC-75TN48I | 功能描述:CPLD - 复杂可编程逻辑器件 PROGRAMMABLE SUPER FAST HI DENSITY PLD RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| LC4032ZC-EV | 功能描述:可编程逻辑 IC 开发工具 Eval Board for MACH4032ZC RoHS:否 制造商:Altera Corporation 产品:Development Kits 类型:FPGA 工具用于评估:5CEFA7F3 接口类型: 工作电源电压: |
| LC4032ZE4MN100C | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:1.8V In-System Programmable Ultra Low Power PLDs |
| LC4032ZE4MN100CES | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:1.8V In-System Programmable Ultra Low Power PLDs |
| LC4032ZE4MN100I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:1.8V In-System Programmable Ultra Low Power PLDs |
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