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参数资料
型号： LC4256B-5F256AI
厂商： LATTICE SEMICONDUCTOR CORP
元件分类： PLD
中文描述： EE PLD, 5 ns, PBGA256
封装： FPBGA-256
文件页数： 25/99页
文件大小： 760K
代理商： LC4256B-5F256AI
Lattice Semiconductor
ispMACH 4000V/B/C/Z Family Data Sheet
31
ispMACH 4000Z Internal Timing Parameters
Over Recommended Operating Conditions
Parameter
Description
-35
-37
-42
Units
Min.
Max.
Min.
Max.
Min.
Max.
In/Out Delays
tIN
Input Buffer Delay
—
0.75
—
0.80
—
0.75
ns
tGOE
Global OE Pin Delay
—
2.25
—
2.25
—
2.30
ns
tGCLK_IN
Global Clock Input Buffer Delay
—
1.60
—
1.60
—
1.95
ns
tBUF
Delay through Output Buffer
—
0.75
—
0.90
—
0.90
ns
tEN
Output Enable Time
—
2.25
—
2.25
—
2.50
ns
tDIS
Output Disable Time
—
1.35
—
1.35
—
2.50
ns
Routing/GLB Delays
tROUTE
Delay through GRP
—
1.60
—
1.60
—
2.15
ns
tMCELL
Macrocell Delay
—
0.65
—
0.75
—
0.85
ns
tINREG
Input Buffer to Macrocell Register Delay
—
0.91
—
1.00
—
1.00
ns
tFBK
Internal Feedback Delay
—
0.05
—
0.00
—
0.00
ns
tPDb
5-PT Bypass Propagation Delay
—
0.40
—
0.40
—
0.40
ns
tPDi
Macrocell Propagation Delay
—
0.25
—
0.25
—
0.65
ns
Register/Latch Delays
tS
D-Register Setup Time (Global Clock)
0.80
—
0.95
—
0.90
—
ns
tS_PT
D-Register Setup Time (Product Term Clock)
1.35
—
1.95
—
1.90
—
ns
tST
T-Register Setup Time (Global Clock)
1.00
—
1.15
—
1.10
—
ns
tST_PT
T-register Setup Time (Product Term Clock)
1.55
—
1.75
—
2.10
—
ns
tH
D-Register Hold Time
1.40
—
1.55
—
1.80
—
ns
tHT
T-Resister Hold Time
1.40
—
1.55
—
1.80
—
ns
tSIR
D-Input Register Setup Time (Global Clock)
0.94
—
0.90
—
1.50
—
ns
tSIR_PT
D-Input Register Setup Time (Product Term Clock)
1.45
—
1.45
—
1.45
—
ns
tHIR
D-Input Register Hold Time (Global Clock)
1.06
—
1.20
—
1.10
—
ns
tHIR_PT
D-Input Register Hold Time (Product Term Clock)
0.88
—
1.00
—
1.00
—
ns
tCOi
Register Clock to Output/Feedback MUX Time
—
0.65
—
0.70
—
0.65
ns
tCES
Clock Enable Setup Time
1.00
—
2.00
—
2.00
—
ns
tCEH
Clock Enable Hold Time
0.00
—
0.00
—
0.00
—
ns
tSL
Latch Setup Time (Global Clock)
0.80
—
0.95
—
0.90
—
ns
tSL_PT
Latch Setup Time (Product Term Clock)
1.55
—
1.95
—
1.90
—
ns
tHL
Latch Hold Time
1.40
—
1.80
—
1.80
—
ns
tGOi
Latch Gate to Output/Feedback MUX Time
—
0.40
—
0.33
—
0.33
ns
tPDLi
Propagation Delay through Transparent Latch to Output/
Feedback MUX
—
0.30
—
0.25
—
0.25
ns
tSRi
Asynchronous Reset or Set to Output/Feedback MUX Delay
—
0.28
—
0.28
—
1.27
ns
tSRR
Asynchronous Reset or Set Recovery Delay
—
2.00
—
1.67
—
1.80
ns
Control Delays
tBCLK
GLB PT Clock Delay
—
1.30
—
1.50
—
1.55
ns
tPTCLK
Macrocell PT Clock Delay
—
1.50
—
1.70
—
1.55
ns
tBSR
GLB PT Set/Reset Delay
—
1.10
—
1.83
—
1.83
ns
tPTSR
Macrocell PT Set/Reset Delay
—
1.22
—
2.02
—
1.83
ns
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