- 您现在的位置：买卖IC网 > PDF目录177782 > LCMXO256E-5T100C (LATTICE SEMICONDUCTOR CORP) PDF资料下载
参数资料
| 型号： | LCMXO256E-5T100C |
| 厂商： | LATTICE SEMICONDUCTOR CORP |
| 元件分类： | PLD |
| 中文描述： | FLASH PLD, 3.5 ns, PQFP100 |
| 封装： | 14 X 14 MM, TQFP-100 |
| 文件页数： | 37/96页 |
| 文件大小： | 1389K |
| 代理商： | LCMXO256E-5T100C |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页当前第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页
3-16
DC and Switching Characteristics
Lattice Semiconductor
MachXO Family Data Sheet
sysCLOCK PLL Timing
Over Recommended Operating Conditions
MachXO “C” Sleep Mode Timing
Parameter
Descriptions
Conditions
Min.
Max.
Units
fIN
Input Clock Frequency (CLKI, CLKFB)
25
420
MHz
Input Divider (M) = 1;
Feedback Divider (N) <= 4
5, 6
18
25
MHz
fOUT
Output Clock Frequency (CLKOP, CLKOS)
25
420
MHz
fOUT2
K-Divider Output Frequency (CLKOK)
0.195
210
MHz
fVCO
PLL VCO Frequency
420
840
MHz
fPFD
Phase Detector Input Frequency
25
—
MHz
Input Divider (M) = 1;
Feedback Divider (N) <= 4
5, 6
18
25
MHz
AC Characteristics
tDT
Output Clock Duty Cycle
Default duty cycle selected
3
45
55
%
tPH
4
Output Phase Accuracy
—
0.05
UI
tOPJIT
1
Output Clock Period Jitter
fOUT >= 100 MHz
—
+/-120
ps
fOUT < 100 MHz
—
0.02
UIPP
tSK
Input Clock to Output Clock Skew
Divider ratio = integer
—
+/-200
ps
tW
Output Clock Pulse Width
At 90% or 10%
3
1—
ns
tLOCK
2
PLL Lock-in Time
—
150
s
tPA
Programmable Delay Unit
100
450
ps
tIPJIT
Input Clock Period Jitter
fOUT 100 MHz
—
+/-200
ps
fOUT < 100 MHz
—
0.02
UI
tFBKDLY
External Feedback Delay
—
10
ns
tHI
Input Clock High Time
90% to 90%
0.5
—
ns
tLO
Input Clock Low Time
10% to 10%
0.5
—
ns
tRST
RST Pulse Width
10
—
ns
1. Jitter sample is taken over 10,000 samples of the primary PLL output with a clean reference clock.
2. Output clock is valid after tLOCK for PLL reset and dynamic delay adjustment.
3. Using LVDS output buffers.
4. CLKOS as compared to CLKOP output.
5. When using an input frequency less than 25 MHz the output frequency must be less than or equal to 4 times the input frequency.
6. The on-chip oscillator can be used to provide reference clock input to the PLL provided the output frequency restriction for clock
inputs below 25 MHz are followed.
Rev. A 0.19
Symbol
Parameter
Device
Min.
Typ.
Max
Units
tPWRDN
SLEEPN Low to Power Down
All
—
400
ns
tPWRUP
SLEEPN High to Power Up
LCMXO256
—
400
s
LCMXO640
—
600
s
LCMXO1200
—
800
s
LCMXO2280
—
1000
s
tWSLEEPN
SLEEPN Pulse Width
All
400
—
ns
tWAWAKE
SLEEPN Pulse Rejection
All
—
100
ns
Rev. A 0.19
相关PDF资料 |
PDF描述 |
|---|---|
| LCMXO2280C-4T144C | |
| LCMXO1200C-4T144I | |
| LCMXO640E-5T100C | |
| LCMXO2280C-4FT324I | |
| LCMXO2280C-3M132I | |
相关代理商/技术参数 |
参数描述 |
|---|---|
| LCMXO256E-5TN100C | 功能描述:CPLD - 复杂可编程逻辑器件 256 LUTs 78 IO 1.2V -5 Spd RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| LCMXO256LUTSC-3FT256C | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:MachXO Family Data Sheet |
| LCMXO256LUTSC-3FT256CES | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:MachXO Family Data Sheet |
| LCMXO256LUTSC-3FT256I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:MachXO Family Data Sheet |
| LCMXO256LUTSC-3FT256IES | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:MachXO Family Data Sheet |
发布紧急采购，3分钟左右您将得到回复。