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参数资料
| 型号： | LCMXO640E-5T144C |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 16/88页 |
| 文件大小： | 0K |
| 描述： | IC PLD 640LUTS 113I/O 144-TQFP |
| 标准包装： | 60 |
| 系列： | MachXO |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 3.5ns |
| 电压电源 - 内部： | 1.14 V ~ 1.26 V |
| 宏单元数： | 320 |
| 输入/输出数： | 113 |
| 工作温度： | 0°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-TQFP（20x20） |
| 包装： | 托盘 |
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Architecture
MachXO Family Data Sheet
Figure 2-13. Memory Core Reset
Memory Core
D
SET
Q
Port A[17:0]
L CLR
Output Data
Latches
D
SET
Q
Port B[17:0]
L CLR
RSTA
RSTB
GSRN
Programmable Disable
For further information on the sysMEM EBR block, see the details of additional technical documentation at the end
of this data sheet.
EBR Asynchronous Reset
EBR asynchronous reset or GSR (if used) can only be applied if all clock enables are low for a clock cycle before the
reset is applied and released a clock cycle after the reset is released, as shown in Figure 2-14. The GSR input to the
EBR is always asynchronous.
Figure 2-14. EBR Asynchronous Reset (Including GSR) Timing Diagram
Reset
Clock
Clock
Enable
If all clock enables remain enabled, the EBR asynchronous reset or GSR may only be applied and released after
the EBR read and write clock inputs are in a steady state condition for a minimum of 1/f MAX (EBR clock). The reset
release must adhere to the EBR synchronous reset setup time before the next active read or write clock edge.
If an EBR is pre-loaded during configuration, the GSR input must be disabled or the release of the GSR during
device Wake Up must occur before the release of the device I/Os becoming active.
These instructions apply to all EBR RAM, ROM and FIFO implementations. For the EBR FIFO mode, the GSR sig-
nal is always enabled and the WE and RE signals act like the clock enable signals in Figure 2-14. The reset timing
rules apply to the RPReset input vs the RE input and the RST input vs. the WE and RE inputs. Both RST and
RPReset are always asynchronous EBR inputs.
Note that there are no reset restrictions if the EBR synchronous reset is used and the EBR GSR input is disabled
2-13
相关PDF资料 |
PDF描述 |
|---|---|
| HSC40DREI-S13 | CONN EDGECARD 80POS .100 EXTEND |
| EEM24DTMH | CONN EDGECARD 48POS R/A .156 SLD |
| MIC2940A-5.0BT | IC REG LDO 5V 1.25A TO220-3 |
| GEM18DTAD-S189 | CONN EDGECARD 36POS R/A .156 SLD |
| LCMXO640E-3FTN256I | IC FPGA 640LUTS 256FTBGA |
相关代理商/技术参数 |
参数描述 |
|---|---|
| LCMXO640E-5TN100C | 功能描述:CPLD - 复杂可编程逻辑器件 640 LUTs 74 IO 1.2V -5 Spd RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| LCMXO640E-5TN144C | 功能描述:CPLD - 复杂可编程逻辑器件 640 LUTs 113 IO 1.2V -5 Spd RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| LCMXO640LUTSC-3FT256C | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:MachXO Family Data Sheet |
| LCMXO640LUTSC-3FT256CES | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:MachXO Family Data Sheet |
| LCMXO640LUTSC-3FT256I | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:MachXO Family Data Sheet |
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