LFEC3E-5FN256C (Lattice) PDF资料下载 Datasheet(110/163 页)

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您现在的位置：买卖IC网 > PDF目录4595 > LFEC3E-5FN256C (Lattice Semiconductor Corporation)IC FPGA 3.1KLUTS 256FPBGA PDF资料下载

参数资料

型号：	LFEC3E-5FN256C
厂商：	Lattice Semiconductor Corporation
文件页数：	110/163页
文件大小：	0K
描述：	IC FPGA 3.1KLUTS 256FPBGA
标准包装：	90
系列：	EC
逻辑元件/单元数：	3100
RAM 位总计：	56320
输入/输出数：	160
电源电压：	1.14 V ~ 1.26 V
安装类型：	表面贴装
工作温度：	0°C ~ 85°C
封装/外壳：	256-BGA
供应商设备封装：	256-FPBGA（17x17）

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3-14

DC and Switching Characteristics

LatticeECP/EC Family Data Sheet

LatticeECP/EC External Switching Characteristics

Over Recommended Operating Conditions

Parameter

Description

Device

-5

-4

-3

Units

Min.

Max.

Min.

Max.

Min.

Max.

General I/O Pin Parameters (Using Primary Clock without PLL)1

tCO

7

Clock to Output - PIO Output

Register

LFEC1

—

5.09

—

6.11

—

7.13

ns

LFEC3

—

5.71

—

6.85

—

7.99

ns

LFEC6

—

5.60

—

6.72

—

7.84

ns

LFEC10

—

5.47

—

6.57

—

7.66

ns

LFEC15

—

5.67

—

6.81

—

7.94

ns

LFEC20

—

5.89

—

7.07

—

8.25

ns

LFEC33

—

6.19

—

7.42

—

8.66

ns

tSU

7

Clock to Data Setup - PIO Input

Register

LFEC1

-0.08

—

-0.10

—

-0.12

—

ns

LFEC3

-0.70

—

-0.84

—

-0.98

—

ns

LFEC6

-0.63

—

-0.76

—

-0.89

—

ns

LFEC10

-0.43

—

-0.52

—

-0.61

—

ns

LFEC15

-0.70

—

-0.84

—

-0.98

—

ns

LFEC20

-0.88

—

-1.06

—

-1.24

—

ns

LFEC33

-1.12

—

-1.34

—

-1.56

—

ns

tH

7

Clock to Data Hold - PIO Input

Register

LFEC1

2.19

—

2.62

—

3.06

—

ns

LFEC3

2.80

—

3.36

—

3.92

—

ns

LFEC6

2.69

—

3.23

—

3.77

—

ns

LFEC10

2.56

—

3.08

—

3.59

—

ns

LFEC15

2.76

—

3.32

—

3.87

—

ns

LFEC20

2.99

—

3.58

—

4.18

—

ns

LFEC33

3.28

—

3.93

—

4.59

—

ns

tSU_DEL

7

Clock to Data Setup - PIO Input

Register with Data Input Delay

LFEC1

3.36

—

4.03

—

4.70

—

ns

LFEC3

2.74

—

3.29

—

3.84

—

ns

LFEC6

2.81

—

3.37

—

3.93

—

ns

LFEC10

3.01

—

3.61

—

4.21

—

ns

LFEC15

2.74

—

3.29

—

3.83

—

ns

LFEC20

2.56

—

3.07

—

3.58

—

ns

LFEC33

2.32

—

2.79

—

3.25

—

ns

tH_DEL

7

Clock to Data Hold - PIO Input

Register with Input Data Delay

LFEC1

-1.31

—

-1.57

—

-1.83

—

ns

LFEC3

-0.70

—

-0.83

—

-0.97

—

ns

LFEC6

-0.80

—

-0.96

—

-1.12

—

ns

LFEC10

-0.93

—

-1.12

—

-1.30

—

ns

LFEC15

-0.73

—

-0.88

—

-1.02

—

ns

LFEC20

-0.51

—

-0.61

—

-0.71

—

ns

LFEC33

-0.22

—

-0.26

—

-0.30

—

ns

fMAX_IO

2

Clock Frequency of I/O and PFU

Register

All

—

420

—

378

—

340

Mhz

DDR I/O Pin Parameters3, 4, 5

tDVADQ

Data Valid After DQS (DDR Read)

All

—

0.19

—

0.19

—

0.19

UI

tDVEDQ

Data Hold After DQS (DDR Read)

All

0.67

—

0.67

—

0.67

—

UI

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