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参数资料
| 型号： | LFECP15E-3FN256I |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 13/163页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 15.3KLUTS 256FPBGA |
| 标准包装： | 90 |
| 系列： | ECP |
| 逻辑元件/单元数： | 15400 |
| RAM 位总计： | 358400 |
| 输入/输出数： | 195 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 256-BGA |
| 供应商设备封装： | 256-FPBGA（17x17） |
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2-8
Architecture
LatticeECP/EC Family Data Sheet
Secondary Clock Sources
LatticeECP/EC devices have four secondary clock resources per quadrant. The secondary clock branches are
tapped at every PFU. These secondary clock networks can also be used for controls and high fanout data. These
secondary clocks are derived from four clock input pads and 16 routing signals as shown in Figure 2-7.
Figure 2-7. Secondary Clock Sources
Clock Routing
The clock routing structure in LatticeECP/EC devices consists of four Primary Clock lines and a Secondary Clock
network per quadrant. The primary clocks are generated from MUXs located in each quadrant. Figure 2-8 shows
this clock routing. The four secondary clocks are generated from MUXs located in each quadrant as shown in
Figure 2-9. Each slice derives its clock from the primary clock lines, secondary clock lines and routing as shown in
20 Secondary Clock Sources
To Quadrant Clock Selection
From Routing
From
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Routing
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Routing
相关PDF资料 |
PDF描述 |
|---|---|
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| FMC13DRAH-S734 | CONN EDGECARD 26POS .100 R/A SLD |
| EMC50DRTS-S734 | CONN EDGECARD 100PS DIP .100 SLD |
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| AMC36DREF-S734 | CONN EDGECARD 72POS .100 EYELET |
相关代理商/技术参数 |
参数描述 |
|---|---|
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| LFECP15E-3FN484I | 功能描述:FPGA - 现场可编程门阵列 15.4K LUTs 352 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| LFECP15E-3FN672C | 制造商:LATTICE 制造商全称:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
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