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参数资料
型号： LFXP15C-5F484C
厂商： Lattice Semiconductor Corporation
文件页数： 281/397页
文件大小： 0K
描述： IC FPGA 15.4KLUTS 300I/O 484-BGA
标准包装： 60
系列： XP
逻辑元件/单元数： 15000
RAM 位总计： 331776
输入/输出数： 300
电源电压： 1.71 V ~ 3.465 V
安装类型： 表面贴装
工作温度： 0°C ~ 85°C
封装/外壳： 484-BBGA
供应商设备封装： 484-FPBGA（23x23）
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Lattice Semiconductor FPGA
Lattice Semiconductor
Successful Place and Route
16-7
Figure 16-5. Trace Report for Multicycle Clock Domains Example
In Figure 16-5, notice how the path is described in terms of “Logical Details.”
This section shows both the source and destination registers using their unmapped names from the EDIF (Elec-
tronic Data Interchange Format) file. This is a feature that allows the user to recognize the type of logic being ana-
lyzed.
Based on the declared frequencies for both clocks, we already know the following:
CLKA period = 9.6 ns.
CLKB period = 15.15 ns.
================================================================================
Preference: MULTICYCLE "M2" START CLKNET "CLKA"
END CLKNET "CLKB"
2.000000 X ;
40 items scored, 0 timing errors detected.
--------------------------------------------------------------------------------
WARNING - trce: Clock skew between net 'CLKA' and net 'CLKB' not
computed: nets may not be related
--------------------------------------------------------------------------------
Passed:
The following path meets requirements by 27.945ns
Logical Details:
Cell type
Pin type
Cell name
(clock net +/-)
Source:
FF
Q
v_fifo_bank_1_stfifo0_wr_count_2
(from CLKA +)
Destination:
FF
Data in
v_fifo_bank_1_stfifo0_wr_count_r_2
(to CLKB +)
Delay:
2.456ns
(37.3% logic, 62.7% route), 1 logic levels.
Constraint Details:
2.456ns physical path delay PFU_155 to PFU_156 meets
30.302ns delay constraint less
-0.099ns DIN_SET requirement (totaling 30.401ns) by 27.945ns
Physical Path Details:
Name
Fanout
Delay (ns)
Site
Resource
REG_DEL
---
0.917
R22C16.CLK0 to
R22C16.Q2 PFU_155 (from CLKA)
ROUTE
1
1.539
R22C16.Q2 to
R23C17.DIN2 v_fifo_bank_1_stfifo0_wr_countZ0Z_2 (to CLKB)
--------
2.456
(37.3% logic, 62.7% route), 1 logic levels.
Clock Skew Details:
Source Clock Path:
Name
Fanout
Delay (ns)
Site
Resource
IN_DEL
---
1.192
AM17.PAD to
AM17.INDD ip_CLKA
ROUTE
1
2.989
AM17.INDD to
LLPPLL.CLKIN ip_CLKA_c
MCLK_DEL
---
0.424
LLPPLL.CLKIN to
LLPPLL.MCLK v_io_ppl3_tx4_1_mtppll_rsp_rsppll_0_0
ROUTE
177
3.094
LLPPLL.MCLK to
R22C16.CLK0 CLKA
--------
7.699
(21.0% logic, 79.0% route), 2 logic levels.
Destination Clock Path:
Name
Fanout
Delay (ns)
Site
Resource
IN_DEL
---
1.192
C17.PAD to
C17.INDD ip_CLKB
ROUTE
1
3.091
C17.INDD to
ULPPLL.CLKIN ip_CLKB_c
MCLK_DEL
---
0.424
ULPPLL.CLKIN to
ULPPLL.MCLK v_io_ppl3_tx4_1_mtppll_mac_macpll_0_0
ROUTE
263
3.182
ULPPLL.MCLK to
R23C17.CLK0 CLKB
--------
7.889
(20.5% logic, 79.5% route), 2 logic levels.
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PDF描述
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相关代理商/技术参数
参数描述
LFXP15C-5FN256C 功能描述:FPGA - 现场可编程门阵列 15.4K LUTS 188 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFXP15C-5FN388C 功能描述:FPGA - 现场可编程门阵列 15.4K LUTS 268 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFXP15C-5FN484C 功能描述:FPGA - 现场可编程门阵列 15.4K LUTs 1.8/2.5/3 .3V -5 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFXP15E-3F256C 功能描述:FPGA - 现场可编程门阵列 15.4K LUTs 188 IO 1. 2V -3 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFXP15E-3F256I 功能描述:FPGA - 现场可编程门阵列 15.4K LUTs 188 IO 1. 2V -3 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
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