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参数资料
| 型号： | LFXP6E-5T144C |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 282/397页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 5.8KLUTS 100I/O 144-TQFP |
| 标准包装： | 60 |
| 系列： | XP |
| 逻辑元件/单元数： | 6000 |
| RAM 位总计： | 73728 |
| 输入/输出数： | 100 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-TQFP（20x20） |
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Lattice Semiconductor FPGA
Lattice Semiconductor
Successful Place and Route
16-8
No relative phase information exists between both clocks. As a result, Trace does not factor in the skews on
either clock.
As a consequence, we know that, ignoring everything else (clock skews, registers library setups, etc.), a single
cycle positive edge to positive edge setup available from CLKA to CLKB is: 15.15ns (refer to waveforms in
Figure 16-4). Hence, with 2X multicycle, the resulting setup would be twice that number, or:
Ts = 30.3 ns
(shows up as delay constraint under Constraint Details section of Trace report)
Having computed this, the available setup margin is known to be as follows:
M = (Ts - Td) - Ds
Where:
Td = path delay from clock pin of source register to D pin of destination=2.456 ns. Shown in the Physical
Path Details section of Trace report.
Ds = destination cell library setup requirement= -0.099 ns. This matches DIN_SET under Constraint Details
section of the .twr Trace report.
There is no phase relationship between CLKA and CLKB as indicated by the warnings in Figure 16-5. Hence, the
following skews were correctly ignored:
TSB = delay or skew on destination clock CLKB = 7.889 ns. Shown in the Clock Skews detail section of
Trace report.
TSA = delay or skew on source clock CLKA = 7.699 ns. Shown in the Clock Skews detail section of Trace
report.
Hence:
M = (30.3 - 2.46) - (-0.099) = 27.9 ns. This matches the number in the “PASSED” section at the top of the
Trace report.
Example 2. CLOCK_TO_OUT with PLL Feedback
In this example, ip_macclk_c is assigned to 66 MHZ and the clock to out propagation delays are constrained in the
preference file:
FREQUENCY NET "ip_macclk_c" 66 MHZ;
CLOCK_TO_OUT ALLPORTS 7.000000 ns CLKPORT "ip_macclk" ;
See Figure 16-6 for the block diagram for this example. The resulting Trace report is shown in Figure 16-7.
相关PDF资料 |
PDF描述 |
|---|---|
| RSC49DRYI-S13 | CONN EDGECARD 98POS .100 EXTEND |
| LFXP6E-4T144I | IC FPGA 5.8KLUTS 100I/O 144-TQFP |
| RMC49DRYI-S13 | CONN EDGECARD 98POS .100 EXTEND |
| LFXP6C-4T144I | IC FPGA 5.8KLUTS 100I/O 144-TQFP |
| FMC12DREN | CONN EDGECARD 24POS .100 EYELET |
相关代理商/技术参数 |
参数描述 |
|---|---|
| LFXP6E-5TN144C | 功能描述:FPGA - 现场可编程门阵列 5.8K LUTs 100 IO 1.2 V -5 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| LFXTAL0003516 | 制造商:IQD Frequency Products 功能描述:FPX Highly Stable 11.0592 MHz 50 PPM 18 pF SMT Crystal |
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| LFXTAL002995BULK | 制造商:IQD Frequency Products 功能描述:CRYSTAL RESONATOR |
| LFXTAL002996BULK | 制造商:IQD Frequency Products 功能描述:CRYSTAL RESONATOR |
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