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参数资料
| 型号： | LT3641EUFD#PBF |
| 厂商： | Linear Technology |
| 文件页数： | 19/28页 |
| 文件大小： | 0K |
| 描述： | IC REG BUCK SYNC ADJ DL 28QFN |
| 标准包装： | 73 |
| 类型： | 降压（降压） |
| 输出类型： | 可调式 |
| 输出数： | 2 |
| 输出电压： | 可调至 1.265V，可调至 0.6V |
| 输入电压： | 2.5 V ~ 42 V |
| PWM 型： | 电流模式，混合 |
| 频率 - 开关： | 500kHz ~ 2MHz |
| 电流 - 输出： | 1.3A，1.1A |
| 同步整流器： | 两者兼有 |
| 工作温度： | -40°C ~ 125°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 28-WFQFN 裸露焊盘 |
| 包装： | 管件 |
| 供应商设备封装： | 28-QFN（4x5） |
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LT3641
APPLICATIONS INFORMATION
Power-On Reset Timer
SW1
10V/DIV
I L1
0.5A/DIV
SW2
5V/DIV
I L2
0.5A/DIV
Each channel of the LT3641 has a power-on comparator.
Both comparators are enabled when the LT3641 is powered
up and starts monitoring their corresponding feedback
voltages. The threshold of power-on comparator is 1.15V
for the high voltage channel, and 550mV for the low
voltage channel.
500ns/DIV
3641 F08a
Both RST1 and RST2 are open-drain outputs with weak
t RST = C POR ? 37 ? 10 6 ? ?
SW1
10V/DIV
I L1
0.5A/DIV
SW2
5V/DIV
I L2
0.5A/DIV
SW1
10V/DIV
I L1
0.5A/DIV
SW2
5V/DIV
V IN = 12V V IN2 = V OUT1
V OUT1 = 3.3V/25mA V OUT2 = 1.8V/30mA
(7a)
3641 F08b
2μs/DIV
V IN = 12V V IN2 = V OUT1
V OUT1 = 3.3V/25mA V OUT2 = 1.8V/20mA
(7b)
internal pull-ups (100k to ~2V). The DC characteristics of
the RST1 and RST2 pull-down strength are shown in the
Typical Performance Characteristics section. The weak
pull-ups eliminate the need for external pull-ups when
the rise time of these pins is not critical. The open-drain
con?guration allows wired-OR connections.
The two power-on reset timers share one oscillator. The
power-on reset timeout period, t RST (64 cycles on the
CPOR pin), which is the same for the two channels, can
be programmed by connecting a capacitor, C POR , between
the CPOR pin and ground:
? s ?
? F ?
For example, using a capacitor value of 8.2nF gives a
303ms reset timeout period. The accuracy of t RST will be
limited by the accuracy and temperature coef?cient of the
capacitor CPOR. Extra parasitic capacitance on the CPOR
pin, such as probe capacitance, can affect t RST .
Watchdog
I L2
0.5A/DIV
2μs/DIV
3641 F08c
The WDE pin is the enable pin for the watchdog. As soon as
RST2 is released, the watchdog starts a delay period, t DLY ,
during which the input signal at the WDI pin is ignored for
V IN = 12V
V OUT1 = 3.3V/0mA
V IN2 = V OUT1
V OUT2 = 1.8V/30mA
higher reliability. After the delay period, the watchdog starts
detecting falling edges on the WDI pin. If the time between
(7c)
Figure 7. PFM Operation
any two WDI falling edges is shorter than the watchdog
lower boundary, t WDL , or longer than the watchdog upper
boundary, t WDU , the WDO pin is pulled down for a period
of t RST , which is the same as the power-on reset timeout
period. When the WDO pin is released, the watchdog again
starts the delay period.
3641fa
19
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