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参数资料
| 型号： | M30280FATHP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP80 |
| 封装： | 12 X 12 MM, 0.50 MM PITCH, PLASTIC, LQFP-80 |
| 文件页数： | 122/416页 |
| 文件大小： | 3065K |
| 代理商： | M30280FATHP |
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14. Serial I/O
).
r
e
v
-
V
/.
r
e
v
-
T
(
p
u
o
r
G
8
2
/
C
6
1
M
page 188
0
9
3
f
o
7
0
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,
0
3
.r
a
M
0
1
.
1
.
v
e
R
0
1
0
-
7
8
2
0
B
9
0
J
E
R
Table 14.13 I2C bus Mode Functions
Function
I2C bus mode (SMD2 to SMD0 = 01
02, IICM = 1)
Noise filter width
)
No delay
TxD2 output
RxD2 input
Delay
SDA2 input and output
SCL2 input and output
200n
Value set in the port register before entering I2C bus mode(1)
IICM2 = 0
(NACK/ACK interrupt)
IICM2 = 1
(UART transmit/ receive interrupt)
CKPOL = 0
(rising edge)
CKPOL = 1
(falling edge)
Acknowledgment detection (ACK)
L
The U2RB register status is read
CKPH = 0
(no clock delay)
UART2 transmit
operation - at the
next falling edge
after the 9th bit of
SCL2
Clock
synchronous
serial I/O mode
(SMD2 to SMD0 =
0012, IICM = 0)
Interrupt source
for number 10 (1)
(See Fig.14.23)
Interrupt source
for number 15 (1)
(See Fig.14.23)
Interrupt source
for number 16 (1)
(See Fig.14.23)
CKPH = 1
(clock delay)
CKPH = 0
(no clock delay)
CKPH = 1
(clock delay)
Start condition detection or stop condition detection (Refer to Table 14.14)
Bit 6 to bit 0 in the U2RB
register are read as bit 7 to
bit 1. Bit 8 in the U2RB
register is read as bit 0 (4)
1st to 8th bits are stored
into bits 7 to 0 in the U2RB
register(3)
1st to 7th bits are stored into the bit 6 to bit 0 in
the U2RB register, with 8th bit stored in the bit 8 in
the U2RB register
1st to 8th bits are stored into bits 7
to 0 in the U2RB register
Data transfer
timing from the
UART receive
shift register to
the U2RB register
UART2 transmit
operation - at the
rising edge of 9th bit
of SCL2
No acknowledgment detection
(NACK) - at the rising edge of 9th
bit of SCL2
Acknowledgment detection (ACK) -
at the rising edge of 9th bit of SCL2
UART2 receive operation - at the falling edge of 9th
bit of SCL2
Falling edge of 9th bit
of SCL2
Falling edge and rising edge
of 9th bit of SCL2
UART2 transmit
operation - transmit
operation is started
or completed
(selected by U2IRS
UART2 receive
timing - when 8th bit
is received,
CKPOL = 0
(rising edge)
CKPOL = 1
(falling edge)
UART2 transmit
output delay
Function of P70
Function of P71
Function of P72
At the rising edge of 9th bit of SCL2
Reading RxD2,
SCL2 pin levels
Default value of
TxD2, SDA2
output
DMA1 source
(See Fig.14.23)
Select CLK2 input
or output
- (Not used in I2C bus mode)
15ns
CKPOL = 0 (H)
CKPOL = 1 (L)
1st to 8th bits are
stored into bits 7 to
0 in the U2RB
register
UART2 receive
operation
Storing receive
data
UART2 receive operation - at the falling edge of 9th
bit of SCL2
Can be read regardless of the corresponding port direction bit
Can be read if the
corresponding port
direction bit is set to 0
Reading receive
data
SCL2 default and
end values
-
L
HH
NOTES:
1. If the interrupt source is changed, the IR bit in the interrupt control register for the changed interrupt may be set to 1
(interrupt requested). (Refer to “Interrupts” in Precautions.) If any of the following bits are changed, the interrupt
source, the interrupt timing, etc. will be changed also. Therefore, set the IR bit to 0 (interrupt not requested) after
those bits are changed.
Bits SMD2 to SMD0 in the U2MR register, the IICM bit in the U2SMR register,
the IICM2 bit in the U2SMR2 register, the CKPH bit in the U2SMR3 register
2. Set the default value of the SDA2 output when bits SMD2 to SMD0 in the U2MR register are set to 0002 (serial I/O
disabled).
3. Second data transfer to the U2RB register (at the rising edge of the ninth bit of SCL2)
4. First data transfer to the U2RB register (at falling edge of the ninth bit of SCL2)
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