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参数资料
| 型号： | M30610SAGP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, 10 MHz, MICROCONTROLLER, PQFP100 |
| 封装： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件页数： | 60/197页 |
| 文件大小： | 2673K |
| 代理商： | M30610SAGP |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页当前第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页
Mitsubishi microcomputers
M16C / 61 Group
SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER
Timing (Vcc = 5V)
152
Switching characteristics (referenced to VCC = 5V, VSS = 0V at Ta = 25oC, CM15 = “1” unless
otherwise specified)
VCC = 5V
Table 1.24.21. Memory expansion mode and microprocessor mode
(with wait, accessing external memory, multiplex bus area selected)
Symbol
Standard
Measuring condition
Max.
Min.
Parameter
Unit
td(BCLK-AD)
Address output delay time
25
ns
th(BCLK-AD)
Address output hold time (BCLK standard)
4
ns
td(BCLK-CS)
Chip select output delay time
25
ns
th(BCLK-CS)
Chip select output hold time (BCLK standard)
4
ns
th(RD-AD)
Address output hold time (RD standard)
(Note)
td(BCLK-RD)
RD signal output delay time
25
ns
th(BCLK-RD)
RD signal output hold time
0
ns
th(WR-AD)
Address output hold time (WR standard)
(Note)
td(BCLK-WR)
WR signal output delay time
25
ns
td(BCLK-DB)
Data output delay time (BCLK standard)
40
ns
th(BCLK-DB)
Data output hold time (BCLK standard)
4
ns
td(DB-WR)
Data output delay time (WR standard)
(Note)
ns
td(BCLK-ALE)
ALE signal output delay time (BCLK standard)
25
ns
th(BCLK-ALE)
ALE signal output hold time (BCLK standard)
– 4
ns
th(ALE-AD)
ALE signal output hold time (Adderss standard)
50
ns
th(BCLK-WR)
WR signal output hold time
0
ns
th(RD-CS)
Chip select output hold time (RD standard)
(Note)
th(WR-CS)
Chip select output hold time (WR standard)
(Note)
ns
td(AD-RD)
Post-address RD signal output delay time
ns
0
td(AD-WR)
Post-address WR signal output delay time
ns
0
tdZ(RD-AD)
Address output floating start time
ns
8
th(WR-DB)
Data output hold time (WR standard)
ns
(Note)
Note: Calculated according to the BCLK frequency as follows:
th(RD – AD) =
f(BCLK) X 2
10
9
[ns]
th(WR – AD) =
f(BCLK) X 2
10
9
[ns]
th(RD – CS) =
f(BCLK) X 2
10
9
[ns]
th(WR – CS) =
f(BCLK) X 2
10
9
[ns]
td(DB – WR) =
f(BCLK) X 2
10
9
– 40
[ns]
X 3
td(AD – ALE) =
f(BCLK) X 2
10
9
– 25
[ns]
th(WR – DB) =
f(BCLK) X 2
10
9
[ns]
td(AD-ALE)
ALE signal output delay time (Address standard)
ns
(Note)
Figure 1.24.1
相关PDF资料 |
PDF描述 |
|---|---|
| M30612SAGP | 16-BIT, 10 MHz, MICROCONTROLLER, PQFP100 |
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| M38867E8AHP | 8-BIT, OTPROM, 10 MHz, MICROCONTROLLER, PQFP80 |
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