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参数资料
| 型号： | M30621FCPGP-D9 |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 24 MHz, MICROCONTROLLER, PQFP80 |
| 封装： | 14 X 14 MM, 0.65 MM PITCH, PLASTIC, QFP-80 |
| 文件页数： | 65/87页 |
| 文件大小： | 919K |
| 代理商： | M30621FCPGP-D9 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页当前第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页
VCC1 = VCC2 = 3V
M16C/62P Group (M16C/62P, M16C/62PT)
5. Electrical Characteristics (M16C/62P)
4
8
f
o
4
0
2
,
1
0
p
e
S
0
3
.
2
.
v
e
R
Z
0
3
2
0
-
1
0
B
3
0
J
E
R
page 68
Figure 5.20 Timing Diagram (8)
Memory Expansion Mode, Microprocessor Mode
(For 2-wait setting, external area access and multiplex bus selection)
BCLK
CSi
td(BCLK-CS)
40ns.max
ADi
td(BCLK-AD)
40ns.max
ALE
th(BCLK-ALE)
-4ns.min
RD
40ns.max
th(BCLK-RD)
0ns.min
th(BCLK-AD)
4ns.min
th(BCLK-CS)
4ns.min
tcyc
th(RD-CS)
th(RD-AD)
BHE
ADi
/DBi
th(RD-DB)
0ns.min
td(AD-ALE)
Read timing
td(BCLK-WR)
40ns.max
th(BCLK-WR)
0ns.min
BCLK
CSi
td(BCLK-CS)
40ns.max
ADi
td(BCLK-AD)
40ns.max
ALE
40ns.max
th(BCLK-ALE)
-4ns.min
th(BCLK-AD)
4ns.min
th(BCLK-CS)
4ns.min
tcyc
th(WR-AD)
BHE
td(BCLK-DB)
50ns.max
4ns.min
th(BCLK-DB)
td(DB-WR)
th(WR-DB)
ADi
/DBi
Data output
WR,WRL,
WRH
Write timing
Address
(0.5 X tcyc-10)ns.min
Address
Data input
50ns.min
(0.5 X tcyc-10)ns.min
td(BCLK-ALE)
td(BCLK-RD)
(0.5 X tcyc-10)ns.min
th(WR-CS)
Address
td(AD-ALE)
(0.5 X tcyc-40)ns.min
(1.5 X tcyc-50)ns.min
(0.5 X tcyc-10)ns.min
td(BCLK-ALE)
(0.5 X tcyc-40)ns.min
Address
40ns.max
tSU(DB-RD)
tac3(RD-DB)
(0.5 X tcyc-10)ns.min
th(ALE-AD)
td(AD-RD)
0ns.min
tdZ(RD-AD)
8ns.max
td(AD-WR)
0ns.min
Measuring conditions
VCC1=VCC2=3V
Input timing voltage
: VIL=0.6V, VIH=2.4V
Output timing voltage : VOL=1.5V, VOH=1.5V
(1.5 X tcyc-60)ns.max
tcyc=
1
f(BCLK)
(0.5 X tcyc-15)ns.min
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