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参数资料
| 型号： | M30622MGP-XXXGP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, MROM, 24 MHz, MICROCONTROLLER, PQFP100 |
| 封装： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件页数： | 66/104页 |
| 文件大小： | 1313K |
| 代理商： | M30622MGP-XXXGP |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页当前第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页
5. Electrical Characteristics
Rev.2.41
Jan 10, 2006
Page 62 of 96
REJ03B0001-0241
Figure 5.9
Timing Diagram (7)
Read timing
Write timing
BCLK
CSi
ALE
DBi
ADi
BHE
WR, WRL
WRH
Memory Expansion Mode, Microprocessor Mode
(for 3-wait setting and external area access)
BCLK
CSi
ALE
DBi
ADi
BHE
RD
tcyc
td(BCLK-CS)
25ns.max
td(BCLK-AD)
25ns.max
td(BCLK-ALE)
25ns.max
th(BCLK-ALE)
-4ns.min
td(BCLK-RD)
25ns.max
Hi-Z
tsu(DB-RD)
40ns.min
th(RD-DB)
0ns.min
th(BCLK-RD)
0ns.min
th(RD-AD)
0ns.min
th(BCLK-AD)
4ns.min
th(BCLK-CS)
4ns.min
Hi-Z
td(BCLK-CS)
25ns.max
td(BCLK-AD)
25ns.max
td(BCLK-ALE)
25ns.max
th(BCLK-ALE)
-4ns.min
td(BCLK-WR)
25ns.max
th(BCLK-CS)
4ns.min
th(BCLK-AD)
4ns.min
th(WR-AD)
(0.5
×tcyc-10)ns.min
th(BCLK-WR)
0ns.min
td(BCLK-DB)
40ns.max
td(DB-WR)
(2.5
×tcyc-40)ns.min
th(BCLK-DB)
4ns.min
th(WR-DB)
(0.5
×tcyc-10)ns.min
Measuring conditions
VCC1=VCC2=5V
Input timing voltage : VIL=0.8V, VIH=2.0V
Output timing voltage : VOL=0.4V, VOH=2.4V
tac2(RD-DB)
(3.5
×tcyc-45)ns.max
tcyc=
1
f(BCLK)
tcyc
VCC1=VCC2=5V
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