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参数资料
| 型号： | M306V0EEFS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, UVPROM, 10 MHz, MICROCONTROLLER, PQFP100 |
| 封装： | GLASS SEALED, QFN-100 |
| 文件页数： | 180/251页 |
| 文件大小： | 2165K |
| 代理商： | M306V0EEFS |
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Rev.1.30
Oct 06, 2004
page 34 of 249
M306V0ME-XXXFP, M306V0EEFP
(9) Software wait
A software wait can be inserted by setting the wait bit (bit 7) of the processor mode register 1 (address
000516) (Note 1) and bits 4 to 7 of the chip select control register (address 000816).
A software wait is inserted in the internal ROM/RAM area, in the OSD RAM area (Note 2), and in the
external memory area by setting the wait bit of the processor mode register 1. When set to “0”, each
bus cycle is executed in one BCLK cycle. When set to “1”, each bus cycle is executed in two or three
BCLK cycles. After the microcomputer has been reset, this bit defaults to “0”. When set to “1”, a wait is
applied to all memory areas (two or three BCLK cycles), regardless of the contents of bits 4 to 7 of the
chip select control register. Set this bit after referring to the recommended operating conditions (main
clock input oscillation frequency) of the electric characteristics. However, when the user is using the
________
RDY signal, the relevant bit in the chip select control register’s bits 4 to 7 must be set to “0.”
When the wait bit of the processor mode register 1 is “0”, software waits can be set independently for
each of the 4 areas selected using the chip select signal. Bits 4 to 7 of the chip select control register
_______
correspond to chip selects CS0 to CS3. When one of these bits is set to “1”, the bus cycle is executed
in one BCLK cycle. When set to “0”, the bus cycle is executed in two or three BCLK cycles. These bits
default to “0” after the microcomputer has been reset. These bits default to “0” after the microcomputer
has been reset.
The SFR area is always accessed in two BCLK cycles regardless of the setting of these control bits.
Also, the corresponding bits of the chip select control register must be set to “0” if using the multiplex
bus to access the external memory area.
Table 2.4.9 shows the software wait and bus cycles. Figure 2.4.8 shows example bus timing when
using software waits.
Notes 1: Before attempting to change the contents of the processor mode register 1, set bit 1 of the
protect register (address 000A16) to “1”.
2: Be sure to set a software wait to access to OSD RAM.
Table 2.4.9 Software waits and bus cycles
Area
Bus status
Wait bit
Bits 4 to 7 of chip select
control register
Bus cycle
Invalid
12 BCLK cycles
External
memory
area
Separate bus
01
1 BCLK cycle
Separate bus
00
2 BCLK cycles
Separate bus
10 (Note)
2 BCLK cycles
Multiplex bus
0
3 BCLK cycles
Multiplex bus
13 BCLK cycles
0 (Note)
SFR
Internal
ROM/RAM
OSD RAM
0Invalid
1 BCLK cycle
Invalid
2 BCLK cycles
Note: When using the RDY signal, always set to “0.”
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