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参数资料
型号： M30800SGP
元件分类： 微控制器/微处理器
英文描述： 16-BIT, MROM, 20 MHz, MICROCONTROLLER, PQFP100
封装： 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100
文件页数： 163/358页
文件大小： 3390K
代理商： M30800SGP
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9
2
3
f
o
5
0
2
,
2
0
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g
u
A
0
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1
.
v
e
R
0
1
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-
7
8
1
0
B
9
0
J
E
R
Page 234
p
u
o
r
G
0
8
/
C
6
1
M
28. Electrical characteristics
Switching characteristics (referenced to VCC = 5V, VSS = 0V at Topr = 25oC unless otherwise
specified)
VCC = 5V
Table 28.21 Memory expansion mode and microprocessor mode
(with wait, accessing external memory, multiplex bus area selected)
Figure 28.1
Symbol
Standard
Measuring condition
Max.
Min.
Parameter
Unit
td(BCLK-AD)
Address output delay time
18
ns
th(BCLK-AD)
Address output hold time (BCLK standard)
-3
ns
th(BCLK-CS)
Chip select output hold time (BCLK standard)
-3
ns
td(BCLK-ALE)
ALE signal output delay time (BCLK standard)
18
ns
th(BCLK-ALE)
ALE signal output hold time (BCLK standard)
– 2
ns
td(BCLK-RD)
RD signal output delay time
18
ns
th(BCLK-RD)
RD signal output hold time
-5
ns
td(BCLK-WR)
WR signal output delay time
18
ns
th(BCLK-WR)
WR signal output hold time
-3
ns
th(WR-DB)
Data output hold time (WR standard)
(Note 1)
ns
td(DB-WR)
Data output delay time (WR standard)
ns
(Note 1)
Note 1: Calculated according to the BCLK frequency as follows:
td(DB – WR) =
10 X m
9
– 25
[ns] (m=3 and 5 when 2 wait and 3 wait, respectively)
td(BCLK-CS)
Chip select output delay time
18
ns
th(RD-AD)
Address output hold time (RD standard)
(Note 1)
ns
th(WR-AD)
Address output hold time (WR standard)
(Note 1)
ns
th(RD-CS)
Chip select output hold time (RD standard)
ns
th(WR-CS)
Chip select output hold time (WR standard)
(Note 1)
ns
th(RD – AD) =
f(BCLK) X 2
10
9
– 10
[ns]
th(WR – AD) =
f(BCLK) X 2
10
9
– 10
[ns]
th(RD – CS) =
f(BCLK) X 2
10
9
– 10
[ns]
td(AD-ALE)
ALE signal output delay time (address standard)
ns
th(ALE-AD)
ALE signal output hold time (address standard)
ns
tdz(RD-AD)
Address output flowting start time
ns
(Note 1)
8
th(WR – CS) =
f(BCLK) X 2
10
9
– 10
[ns]
th(WR – DB) =
f(BCLK) X 2
10
9
– 10
[ns]
td(AD – ALE) =
f(BCLK) X 2
10
9
– 23
[ns]
th(ALE – AD) =
f(BCLK) X 2
10
9
– 10
[ns]
f(BCLK) X 2
(Note 1)
th(BCLK-DB)
Data output hold time (BCLK standard)
-5
ns
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PDF描述
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