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参数资料
| 型号： | M30825MW-XXXGP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, MROM, 30 MHz, MICROCONTROLLER, PQFP144 |
| 封装： | 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144 |
| 文件页数： | 6/48页 |
| 文件大小： | 847K |
| 代理商： | M30825MW-XXXGP |
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AC Timing Parameters (Note 14)
Symbol
Parameter
Conditions
Notes
Typical
(Note 7)
Min
Max
Units
Sub-
groups
AC TIMING CHARACTERISTICS
f
CLK(max)
Maximum Input Clock
Frequency
Non-DES Mode or DES
Mode in 1:2 Output Demux
1.7
1.5
GHz
9, 10, 11
Non-DES Mode or DES
Mode in Non-demux Output
1.0
GHz
9, 10, 11
f
CLK(min)
Minimum Input Clock
Frequency
Non-DES Mode
200
MHz
DES Mode
500
MHz
Input Clock Duty Cycle
200 MHz
≤ f
CLK ≤ 1.5 GHz
(Non-DES Mode)
(Note
50
% (min)
% (max)
500 MHz
≤ f
CLK ≤ 1.5 GHz
(DES Mode)
(Note
50
% (min)
% (max)
t
CL
Input Clock Low Time
(Note
333
ps (min)
t
CH
Input Clock High Time
(Note
333
ps (min)
DCLK Duty Cycle
50
45
%
9, 10, 11
55
%
9, 10, 11
t
SR
Setup Time DCLK_RST±
90
ps
t
HR
Hold Time DCLK_RST±
30
ps
t
SD
Synchronizing Edge to DCLK
Output Delay
t
OD + tOSK
t
PWR
Pulse Width DCLK_RST±
4
CLK±
Cycles
9, 10, 11
t
LHT
Differential Low-to-High
Transition Time
10% to 90%, C
L = 2.5 pF
150
ps
t
HLT
Differential High-to-Low
Transition Time
10% to 90%, C
L = 2.5 pF
150
ps
t
OSK
DCLK-to-Data Output Skew
50% of DCLK transition to
50% of Data transition, SDR
Mode
and DDR Mode, 0° DCLK
±50
ps (max)
t
SU
Data-to-DCLK Set-Up Time
DDR Mode, 90° DCLK
400
ps
t
H
DCLK-to-Data Hold Time
DDR Mode, 90° DCLK
560
ps
t
AD
Sampling (Aperture) Delay
Input CLK+ Fall to
Acquisition of Data
1.6
ns
t
AJ
Aperture Jitter
0.4
ps rms
t
OD
Input Clock-to Data Output
Delay (in addition to Pipeline
Delay)
50% of Input Clock transition
to 50% of Data transition
4
ns
www.national.com
14
ADC08D1520QML
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