M312L6523BTS-CAA PDF资料下载(6/23 页)DDR SDRAM Registered Module

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参数资料

型号：	M312L6523BTS-CAA
厂商：	SAMSUNG SEMICONDUCTOR CO. LTD.
英文描述：	DDR SDRAM Registered Module
中文描述：	DDR SDRAM的注册模块
文件页数：	6/23页
文件大小：	258K
代理商：	M312L6523BTS-CAA

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DDR SDRAM

512MB, 1GB, 2GB TSOP Registered DIMM

Revison 1.0 December, 2003

1GB, 128M x 72 ECC Module (M383(12)L2923BTS)

(Populated as 2 bank of x8 DDR SDRAM Module)

Functional Block Diagram

RCS0

DQS0

DM0

DM/

CS

DQS

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ7

D0

DQS1

DM1

DM/

CS

DQS

DQ8

DQ9

DQ11

DQ12

DQ13

DQ14

DQ15

D1

DQS2

DM2

DM/

CS

DQS

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ23

D2

DQS3

DM3

DM/

CS

DQS

DQ24

DQ25

DQ26

DQ28

DQ29

DQ30

DQ31

D3

DQS4

DM4

DM/

CS

DQS

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ39

D4

DQS5

DM5

DM/

CS

DQS

DQ40

DQ41

DQ42

DQ44

DQ45

DQ46

DQ47

D5

DQS6

DM6

DM/

CS

DQS

DQ48

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

D6

DQS7

DM/

CS

DQS

DQ56

DQ57

DQ58

DQ60

DQ61

DQ62

DQ63

D7

I/O 7

I/O 6

I/O 1

I/O 0

I/O 4

I/O 3

I/O 2

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 7

I/O 6

I/O 1

I/O 5

I/O 4

I/O 3

I/O 2

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 2

I/O 7

I/O 6

I/O 1

I/O 0

I/O 4

I/O 3

I/O 2

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 7

I/O 6

I/O 1

I/O 5

I/O 4

I/O 3

I/O 2

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 2

DM/

CS

DQS

D9

DM/

CS

DQS

D10

DM/

CS

DQS

D11

DM/

CS

DQS

D12

I/O 0

I/O 1

I/O 6

I/O 7

I/O 3

I/O 4

I/O 5

DM/

C S

DQS

D13

DM/

C S

DQS

D14

DM/

C S

DQS

D15

DM/

CS

DQS

D16

RCS1

I/O 0

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

I/O 0

I/O 1

I/O 6

I/O 7

I/O 3

I/O 4

I/O 5

I/O 0

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

I/O 0

I/O 1

I/O 6

I/O 7

I/O 3

I/O 4

I/O 5

I/O 0

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

I/O 0

I/O 1

I/O 6

I/O 7

I/O 3

I/O 4

I/O 5

I/O 0

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

V

SS

D0 - D17

V

DD

/V

DDQ

D0 - D17

D0 - D17

VREF

V

DDSPD

SPD

D0 - D17

A0

Serial PD

A1

A2

SA0

SA1

SA2

SCL

WP

SDA

DQS8

DM8

DM/

CS

DQS

D8

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 2

DM/

CS

DQS

D17

I/O 0

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

CB0

CB1

CB2

CB3

CB4

CB5

CB6

PCK

PCK

RAS

CAS

CKE0

CKE1

WE

CS1

BA0-BA1

A0-A12

CS0

RESET

RCS1

RBA0 - RBA1

RA0 - RA12

RRAS

RCAS

RCKE0

RCKE1

RCS0

RWE

BA0 -BA1 : SDRAMs DQ0 - D17

A0 -A12 : SDRAMs D0 - D17

RAS : SDRAMs D0 - D17

CAS : SDRAMs DQ0 - D17

CKE : SDRAMs D0 - D8

CKE : SDRAMs D9 - D17

WE: SDRAMs D0 - D17

R

E

G

I

S

T

E

R

PLL*

CK0,CK0

* Wire per Clock Loading table/wiring Diagrams

Notes:

1. DQ-to-I/O wiring is shown as recom-

mended but may be changed.

2. DQ/DQS/DM/CKE/CS relationships

must be maintained as shown.

3. DQ, DQS, DM/DQS resistors: 22 Ohms.

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