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参数资料
| 型号： | M37273E8SP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, OTPROM, 8.1 MHz, MICROCONTROLLER, PDIP52 |
| 封装： | 0.600 INCH, 1.78 MM PITCH, PLASTIC, SDIP-52 |
| 文件页数： | 101/141页 |
| 文件大小： | 1736K |
| 代理商： | M37273E8SP |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页当前第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页
59
SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER with CLOSED CAPTION DECODER
and ON-SCREEN DISPLAY CONTROLLER
M37273M8–XXXSP, M37273MF–XXXSP
M37273E8SP, M37273EFSP
MITSUBISHI MICROCOMPUTERS
Rev. 1.0
Fig. 8.10.12 Sync Pulse Counter Register
8.10.13 Synchronous Signal Counter
The synchronous signal counter counts the composite sync signal
taken out from a video signal in the data slicer circuit or the vertical
synchronous signal Vsep as a count source.
The count value in a certain time (T time) generated by f(XIN)/213 or
f(XIN)/213 is stored into the 5-bit latch. Accordingly, the latch value
changes in the cycle of T time. When the count value exceeds “1F16,”
“1F16” is stored into the latch.
Fig. 8.10.13 Synchronous Signal Counter Block Diagram
The latch value can be obtained by reading out the sync pulse counter
register (address 00E916). A count source is selected by bit 5 of the
sync pulse counter register.
The synchronous signal counter is used when bit 0 of PWM mode
register 1 (address 020816).
Figure 8.10.12 shows the structure of the sync pulse counter and
Figure 8.10.13 shows the synchronous signal counter block diagram.
b7 b6 b5 b4 b3 b2 b1 b0
Sync pulse counter register (HC) [Address 00E9 16]
R W
Sync Pulse Counter Register
0
to
4
0R —
6, 7
0
R —
Count value (HC0 to HC4)
5
0R W
Count source (HC5)
0: HSYNC signal
1: Composite sync signal
B
After reset
Functions
Name
Nothing is assigned. These bits are write disable bits.
When these bits are read out, the values are “0.”
Reset
5-bit counter
Latch (5 bits)
f(XIN)/213
Composite
sync signal
HSYNC signal
Counter
Sync pulse
counter register
Data bus
Selection gate : connected to black
side when reset.
b5
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PDF描述 |
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