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参数资料
| 型号： | M38K09F8FP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 12 MHz, MICROCONTROLLER, PQFP64 |
| 封装： | 14 X 14 MM, 0.80 MM PITCH, PLASTIC, LQFP-64 |
| 文件页数： | 46/335页 |
| 文件大小： | 2273K |
| 代理商： | M38K09F8FP |
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ix
38K0 Group User’s Manual
List of figures
Fig. 2.10.5 Block diagram for frequency synthesizer circuit .................................................. 2-85
Fig. 2.10.6 Related registers setting when hardware reset ................................................... 2-86
Fig. 2.10.7 Related registers setting when stop mode ........................................................... 2-87
Fig. 2.10.8 Related registers setting when recovery from stop mode ................................. 2-88
Fig. 2.11.1 Memory map of registers related to clock generating circuit ............................ 2-89
Fig. 2.11.2 Structure of USB control register .......................................................................... 2-89
Fig. 2.11.3 Structure of CPU mode register ............................................................................ 2-90
Fig. 2.11.4 Structure of PLL control register ........................................................................... 2-90
Fig. 2.11.5 Related registers setting ......................................................................................... 2-91
Fig. 2.11.6 Related registers setting ......................................................................................... 2-93
Fig. 2.12.1 Memory map of registers related to standby function ........................................ 2-94
Fig. 2.12.2 Structure of MISRG ................................................................................................. 2-94
Fig. 2.12.3 Oscillation stabilizing time at restoration by reset input .................................... 2-96
Fig. 2.12.4 Execution sequence example at restoration by occurrence of INT0 interrupt request
................................................................................................................................... 2-98
Fig. 2.12.5 Reset input time ..................................................................................................... 2-100
Fig. 2.13.1 Memory map of flash memory version for 38K0 Group ................................... 2-102
Fig. 2.13.2 Memory map of registers related to flash memory ........................................... 2-103
Fig. 2.13.3 Structure of Flash memory control register ........................................................ 2-103
Fig. 2.13.4 Rewrite example of built-in flash memory in standard serial I/O mode ......... 2-106
Fig. 2.13.5 Connection example in standard serial I/O mode (1) ....................................... 2-107
Fig. 2.13.6 Connection example in standard serial I/O mode (2) ....................................... 2-107
Fig. 2.13.7 Connection example in standard serial I/O mode (3) ....................................... 2-108
Fig. 2.13.8 Example of rewrite system for built-in flash memory in CPU rewrite mode . 2-109
Fig. 2.13.9 CPU rewrite mode beginning/release flowchart ................................................. 2-110
CHAPTER 3 APPENDIX
Fig. 3.1.1 Output switching characteristics measurement circuit ............................................ 3-9
Fig. 3.1.2 USB output switching characteristics measurement circuit (1) for D0- .............. 3-10
Fig. 3.1.3 USB output switching characteristics measurement circuit (2) for D0+ ............. 3-10
Fig. 3.1.4 Output switching characteristics measurement circuit .......................................... 3-19
Fig. 3.1.5 USB output switching characteristics measurement circuit (1) for D0- .............. 3-21
Fig. 3.1.6 USB output switching characteristics measurement circuit (2) for D0+ ............. 3-21
Fig. 3.1.7 Timing chart (1) .......................................................................................................... 3-22
Fig. 3.1.8 Timing chart (2) .......................................................................................................... 3-23
Fig. 3.1.9 Timing chart (3) .......................................................................................................... 3-24
Fig. 3.1.10 Timing chart (4) ........................................................................................................ 3-25
Fig. 3.1.11 Timing chart (5) ........................................................................................................ 3-26
Fig. 3.1.12 Timing chart (6) ........................................................................................................ 3-27
Fig. 3.3.1 Sequence of changing relevant register ................................................................. 3-31
Fig. 3.3.2 Sequence of check of interrupt request bit ............................................................ 3-32
Fig. 3.3.3 Sequence of setting serial I/O control register again ........................................... 3-34
Fig. 3.3.4 Initialization of processor status register ................................................................ 3-38
Fig. 3.3.5 Sequence of PLP instruction execution .................................................................. 3-38
Fig. 3.3.6 Stack memory contents after PHP instruction execution ..................................... 3-38
Fig. 3.3.7 Status flag at decimal calculations .......................................................................... 3-39
Fig. 3.4.1 Selection of packages ............................................................................................... 3-41
Fig. 3.4.3 Wiring for clock I/O pins ........................................................................................... 3-42
Fig. 3.4.4 Wiring for CNVSS pin .................................................................................................. 3-42
Fig. 3.4.5 Wiring for the VPP pin of the flash memory version .............................................. 3-43
Fig. 3.4.6 Bypass capacitor across the VSS line and the VCC line ........................................ 3-43
Fig. 3.4.7 Analog signal line and a resistor and a capacitor ................................................ 3-44
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