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参数资料
| 型号： | M4A3-384/192-12FANI |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 45/62页 |
| 文件大小： | 0K |
| 描述： | IC CPLD ISP 4A 384MC 256FPBGA |
| 标准包装： | 90 |
| 系列： | ispMACH® 4A |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 12.0ns |
| 电压电源 - 内部： | 3 V ~ 3.6 V |
| 宏单元数： | 384 |
| 输入/输出数： | 192 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 256-BGA |
| 供应商设备封装： | 256-FPBGA（17x17） |
| 包装： | 托盘 |
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ispMACH 4A Family
5
FUNCTIONAL DESCRIPTION
The fundamental architecture of ispMACH 4A devices (Figure 1) consists of multiple, optimized PAL
blocks interconnected by a central switch matrix. The central switch matrix allows communication between
PAL blocks and routes inputs to the PAL blocks. Together, the PAL blocks and central switch matrix allow
the logic designer to create large designs in a single device instead of having to use multiple devices.
The key to being able to make effective use of these devices lies in the interconnect schemes. In the
ispMACH 4A architecture, the macrocells are flexibly coupled to the product terms through the logic
allocator, and the I/O pins are flexibly coupled to the macrocells due to the output switch matrix. In
addition, more input routing options are provided by the input switch matrix. These resources provide the
flexibility needed to fit designs efficiently.
Notes:
1. 16 for ispMACH 4A devices with 1:1 macrocell-I/O cell ratio (see next page).
2. Block clocks do not go to I/O cells in M4A(3,5)-32/32.
3. M4A(3,5)-192, M4A(3,5)-256, M4A3-384, and M4A3-512 have dedicated clock pins which cannot be used as inputs and do not connect to the central switch
matrix.
I/O
Pins
Clock/Input
Pins
Central
Switch
Matrix
I/O
Pins
I/O
Pins
Dedicated
Input Pins
PAL Block
Logic
Allocator
with XOR
Output/
Buried
Macrocells
33/
34/
36
16
Clock
Generator
Logic
Array
Output
Switch
Matrix
Input
Switch
Matrix
I/O
Cells
16
8
Note 1
Note 2
Note 3
4
PAL Block
17466G-001
Figure 1. ispMACH 4A Block Diagram and PAL Block Structure
相关PDF资料 |
PDF描述 |
|---|---|
| ACM28DTBN | CONN EDGECARD 56POS R/A .156 SLD |
| VI-24T-CY-F2 | CONVERTER MOD DC/DC 6.5V 50W |
| FAN6747WALMY | IC PWM CTLR GREEN MODE 8-SOIC |
| 172-E15-103R031 | CONN DB15 MALE SOLDER CUP NKL |
| TAJR474M035RNJ | CAP TANT 0.47UF 35V 20% 0805 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| M4A3-512/160-10YC | 功能描述:CPLD - 复杂可编程逻辑器件 HI PERF E2CMOS PLD RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| M4A3-512/160-10YI | 功能描述:CPLD - 复杂可编程逻辑器件 HI PERF E2CMOS PLD RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| M4A3-512/160-12YC | 功能描述:CPLD - 复杂可编程逻辑器件 HI PERF E2CMOS PLD RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| M4A3-512/160-12YI | 功能描述:CPLD - 复杂可编程逻辑器件 HI PERF E2CMOS PLD RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| M4A3-512/160-14YI | 功能描述:CPLD - 复杂可编程逻辑器件 HI PERF E2CMOS PLD RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
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