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参数资料
| 型号： | M68060 |
| 厂商： | Motorola, Inc. |
| 英文描述： | M68060 User Manual |
| 中文描述： | M68060用户手册 |
| 文件页数： | 47/416页 |
| 文件大小： | 1451K |
| 代理商： | M68060 |
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MOTOROLA
M68060 USER’S MANUAL
2-1
SECTION 2
SIGNAL DESCRIPTION
This section contains brief descriptions of the MC68060 signals in their functional groups
(see Figure 2-1). Each signal’s function is briefly explained, referencing other sections con-
taining detailed information about the signal and related operations. Table 2-1 lists the
MC68060 signal names, mnemonics, and functional descriptions of the signals. Timing
specifications for these signals can be found in
acteristics
.
Section 12 Electrical and Thermal Char-
NOTE
Assertion
particular state.
tive or true.
or false. These terms are used independently of the voltage level
(high or low) that they represent.
and
negation
Assertion
Negation
are used to specify forcing a signal to a
and
assert
refer to a signal that is ac-
and
negate
refer to a signal that is inactive
Table 2-1. Signal Index
Signal Name
Address Bus
Cycle Long-Word Ad-
dress
Data Bus
Mnemonic
A31–A0
Function
32-bit address bus used to address any of 4-Gbytes.
CLA
Controls the operation of A3 and A2 during bus cycles.
D31–D0
32-bit data bus used to transfer up to 32 bits of data per bus transfer.
Indicates the general transfer type: normal, MOVE16, alternate logical function
code, and acknowledge.
Indicates supplemental information about the access.
Indicates which cache line in a set is being pushed or loaded by the current line
transfer cycle.
UPA1,UPA0address translation entry.
R/W
Identifies the transfer as a read or write.
Indicates the data transfer size. These signals, together with A0 and A1,
define the active sections of the data bus. Alternately, BS3–BS0 can be used for
this function.
Indicates a bus cycle is part of a read-modify-write operation and that the
sequence of bus cycles should not be interrupted.
LOCKE
Indicates the current bus cycle is the last in a locked sequence of bus cycles.
CIOUT
Indicates the processor will not cache the current bus transfer information.
Indicate which bytes within a long word are selected and which data bus bytes
are valid.
TS
Indicates the beginning of a bus cycle.
TIP
Asserted for the duration of a bus cycle.
Transfer Type
TT1,TT0
Transfer Modifier
TM2–TM0
Transfer Line Number
TLN1,TLN0
User-Programmable
Attributes
Read/Write
Transfer Size
SIZ1,SIZ0
Bus Lock
LOCK
Bus Lock End
Cache Inhibit Out
Byte Select
BS3–BS0
Transfer Start
Transfer in Progress
Starting Termination Ac-
knowledge Signal Sam-
pling
Transfer Acknowledge
SAS
Indicates the MC68060 will begin sampling the termination acknowledge signals.
TA
Asserted to acknowledge a bus transfer.
相关PDF资料 |
PDF描述 |
|---|---|
| M68302FADS | MC68302 Family Application Development System |
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| M68757H | SILICON MOS FET POWER AMPLIFIER, 896-941MHz, 3W FM PORTABLE RADIO |
| M68757L | SILICON MOS FET POWER AMPLIFIER, 806-870MHz, 3W, FM PORTABLE RADIO |
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相关代理商/技术参数 |
参数描述 |
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| M68060UM/AD | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:Superscalar 32-Bit Microprocessors |
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