参数资料
型号: MAX1168BEEG+T
厂商: Maxim Integrated Products
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文件大小: 0K
描述: IC ADC 16BIT 200KSPS 24-QSOP
产品培训模块: Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
标准包装: 2,500
位数: 16
采样率(每秒): 200k
数据接口: MICROWIRE?,QSPI?,串行,SPI?
转换器数目: 1
功率耗散(最大): 762mW
电压电源: 模拟和数字
工作温度: -40°C ~ 85°C
安装类型: 表面贴装
封装/外壳: 24-SSOP(0.154",3.90mm 宽)
供应商设备封装: 24-QSOP
包装: 带卷 (TR)
输入数目和类型: 8 个单端,单极
MAX1167/MAX1168
Multichannel, 16-Bit, 200ksps Analog-to-Digital
Converters
_______________________________________________________________________________________
5
TIMING CHARACTERISTICS (Figures 1, 2, 8, and 16)
(AVDD = DVDD = +4.75V to +5.25V, fSCLK = 4.8MHz external clock (50% duty cycle), 24 clocks/conversion (200ksps), external
VREF = +4.096V, TA = TMIN to TMAX, unless otherwise noted. Typical values are at TA = +25°C.)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
Acquisition Time
tACQ
External clock (Note 6)
729
ns
SCLK to DOUT Valid
tDO
CDOUT = 30pF
50
ns
CS Fall to DOUT Enable
tDV
CDOUT = 30pF
80
ns
CS Rise to DOUT Disable
tTR
CDOUT = 30pF
80
ns
CS Pulse Width
tCSW
100
ns
SCLK rise
CS to SCLK Setup
tCSS
SCLK fall (DSP)
100
ns
SCLK rise
CS to SCLK Hold
tCSH
SCLK fall (DSP)
0ns
Conversion
93
SCLK High Pulse Width
tCH
Duty cycle 45% to 55%
Data transfer
50
ns
Conversion
93
SCLK Low Pulse Width
tCL
Duty cycle 45% to 55%
Data transfer
50
ns
SCLK Period
tCP
209
ns
SCLK rise
DIN to SCLK Setup
tDS
SCLK fall (DSP)
50
ns
SCLK rise
DIN to SCLK Hold
tDH
SCLK fall (DSP)
0ns
CS Falling to DSPR Rising
tDF
100
ns
DSPR to SCLK Falling Setup
tFSS
100
ns
DSPR to SCLK Falling Hold
tFSH
0ns
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PDF描述
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