参数资料
型号: MAX3625ACUG+
厂商: MAXIM INTEGRATED PRODUCTS INC
元件分类: 时钟产生/分配
英文描述: 318.75 MHz, OTHER CLOCK GENERATOR, PDSO24
封装: ROHS COMPLIANT, TSSOP-24
文件页数: 9/10页
文件大小: 305K
代理商: MAX3625ACUG+
MAX3625A
Low-Jitter, Precision Clock
Generator with Three Outputs
8
_______________________________________________________________________________________
Interfacing with LVPECL Outputs
The equivalent LVPECL output circuit is given in Figure 7.
These outputs are designed to drive a pair of 50
Ω trans-
mission lines terminated with 50
Ω to VTT = VCC - 2V. If a
separate termination voltage (VTT) is not available, other
terminations methods can be used such as shown in
Figures 4 and 5. Unused outputs should be disabled and
may be left open. For more information on LVPECL termi-
nations and how to interface with other logic families,
refer to Application Note 291:
HFAN-01.0: Introduction to
LVDS, PECL, and CML.
Interface Models
Figures 6 and 7 show examples of interface models.
MAX3625A Qx
82
Ω
Z0 = 50
Ω
Qx
Z0 = 50
Ω
82
Ω
130
Ω
130
Ω
+3.3V
HIGH
IMPEDANCE
Figure 4. Thevenin Equivalent of Standard PECL Termination
ESD
STRUCTURES
Qx
VCC
Qx
Figure 7. Simplified LVPECL Output Circuit Schematic
14.5k
Ω
VB
ESD
STRUCTURES
VB
REF_IN
VB = 1.4V
VCC
Figure 6. Simplified REF_IN Pin Circuit Schematic
MAX3625A
Qx
150
Ω
100
Ω
Qx
Z0 = 50
Ω
Z0 = 50
Ω
HIGH
IMPEDANCE
150
Ω
0.1
μF
NOTE: AC-COUPLING IS OPTIONAL.
0.1
μF
Figure 5. AC-Coupled PECL Termination
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PDF描述
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MAZS140 14 V, 0.15 W, SILICON, UNIDIRECTIONAL VOLTAGE REGULATOR DIODE
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MB1S 0.8 A, 100 V, SILICON, BRIDGE RECTIFIER DIODE
相关代理商/技术参数
参数描述
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