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参数资料
| 型号： | MAX3680EAI+T |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 6/8页 |
| 文件大小： | 0K |
| 描述： | IC DESERIALZR 622MBPS TTL 28SSOP |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 2,000 |
| 功能： | 解串器 |
| 数据速率： | 622Mbps |
| 输入类型： | PECL |
| 输出类型： | TTL |
| 输入数： | 1 |
| 输出数： | 8 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 28-SSOP（0.209"，5.30mm 宽） |
| 供应商设备封装： | 28-SSOP |
| 包装： | 带卷 (TR) |
MAX3680/MAX3680A
+3.3V, 622Mbps, SDH/SONET
1:8 Deserializer with TTL Outputs
6
_______________________________________________________________________________________
SCLK*
SD*
SYNC
PCLK
PD7
PD6
PD5
PD4
D1-
D0
D1
D8-
D1
D9
D7-
D2
D10
D6-
D3
D11
D5-
D4
D12
PD3
PD2
PD1
PD0
D4-
D5
D13
D3-
D6
D14
D2-
D7
D15
D1-
D8
D16
D2
D3
D4
D5
D6
D7
D9
D10
D11
D12
D13
D14
D15
D16
D17
D18
D8
* SIGNAL SHOWN IS DIFFERENTIAL. FOR EXAMPLE, SCLK = (SCLK+) - (SCLK-).
Figure 2b. Functional Timing Diagram—SYNC Operation (MAX3680)
SCLK*
SD*
PCLK
PD0–PD7
* SIGNAL SHOWN IS DIFFERENTIAL. FOR EXAMPLE, SCLK = (SCLK+) - (SCLK-).
tSCLK = 1 / fSCLK
tSU
tH
tCLK-Q
Figure 3. Timing Parameters
相关PDF资料 |
PDF描述 |
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