参数资料
型号: MAX3885ECB+TD
厂商: Maxim Integrated Products
文件页数: 4/8页
文件大小: 0K
描述: IC 1:16 DESERIALIZER 64-TQFP
产品培训模块: Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
标准包装: 750
功能: 解串器
数据速率: 2.5Gbps
输入类型: PECL
输出类型: LVDS
输入数: 1
输出数: 16
电源电压: 3 V ~ 3.6 V
工作温度: -40°C ~ 85°C
安装类型: 表面贴装
封装/外壳: 64-LQFP
供应商设备封装: 64-LQFP(10x10)
包装: 带卷 (TR)
MAX3885
+3.3V, 2.488Gbps, SDH/SONET
1:16 Deserializer with LVDS Outputs
4
_______________________________________________________________________________________
NAME
FUNCTION
1, 2, 8, 16, 17,
24, 32, 33, 41,
48, 49, 57, 64
GND
Ground
3, 5, 7, 9, 11,
13, 25, 34, 42,
47, 56
VCC
+3.3V Supply Voltage
PIN
4
SD+
Serial Data Noninverting PECL Input. Data is clocked on the SCLK signal’s positive transi-
tion.
6
SD-
Serial Data Inverting PECL Input. Data is clocked on the SCLK signal’s positive transition.
15
SYNC+
Synchronizing Pulse Noninverting LVDS Input. Pulse the SYNC signal high for at least four
SCLK periods to shift the data alignment by dropping one bit.
14
SYNC-
Synchronizing Pulse Inverting LVDS Input. Pulse the SYNC signal high for at least four SCLK
periods to shift the data alignment by dropping one bit.
12
SCLK-
Serial Clock Inverting PECL Input
10
SCLK+
Serial Clock Noninverting PECL Input
21, 23, 27, 29,
31, 36, 38, 40,
44, 46, 51, 53,
55, 59, 61, 63
PD0+ to PD15+
Parallel Data Noninverting LVDS Outputs. Data is updated on the negative transition of the
PCLK signal.
20, 22, 26, 28,
30, 35, 37, 39,
43, 45, 50, 52,
54, 58, 60, 62
PD0- to PD15-
Parallel Data Inverting LVDS Outputs. Data is updated on the negative transition of the PCLK
signal.
19
PCLK+
Parallel Clock Noninverting LVDS Output
18
PCLK-
Parallel Clock Inverting LVDS Output
Pin Description
SINGLE-ENDED OUTPUT
|VOD|
VPD-
VOH
VOS
VOD, P - P = VPD+ - VPD-
-VOD
+VOD
0V
0V (DIFF.)
VOL
VPD+
DIFFERENTIAL OUTPUT
VPD+ - VPD-
D
PD+
RL = 100
Ω
VOD
PD-
V
Figure 1. Driver Output Levels
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