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参数资料
| 型号： | MAX5556ESA+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 11/17页 |
| 文件大小： | 0K |
| 描述： | IC DAC STEREO AUDIO 8-SOIC |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 100 |
| 位数： | 16 |
| 数据接口： | I²S，串行 |
| 转换器数目： | 2 |
| 电压电源： | 单电源 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 8-SOIC（0.154"，3.90mm 宽） |
| 供应商设备封装： | 8-SOIC |
| 包装： | 管件 |
| 输出数目和类型： | 2 电压，单极 |
| 采样率（每秒）： | 50k |
| 产品目录页面： | 1397 (CN2011-ZH PDF) |
MAX5556
Low-Cost Stereo Audio DAC
3
Maxim Integrated
ELECTRICAL CHARACTERISTICS (continued)
(VDD = +4.75V to +5.5V, VGND = 0V, ROUT_ = 10kΩ, COUT_ = 10pF, 0dBFS sine-wave signal at 997Hz, fLRCLK (fS) = 48kHz, fMCLK
= 12.288MHz, measurement bandwidth 10Hz to 20kHz, TA = -40°C to +85°C, outputs are unloaded, unless otherwise noted. Typical
values at VDD = +5V, TA = +25°C.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
DC CHARACTERISTICS
Interchannel Gain Mismatch
0.1
0.4
dB
Gain Error
-5
+5
%
Gain Drift
100
ppm/°C
ANALOG OUTPUTS
Full-Scale Output Voltage
VOUTR, VOUTL
3.25
3.5
3.75
VP-P
DC Quiescent Output Voltage
VQ
Input code = 0
2.4
V
Minimum Load Resistance
RL
3k
Ω
Maximum Load Capacitance
CL
100
pF
Power-Supply Rejection Ratio
PSRR
VRIPPLE = 100mVP-P, frequency = 1kHz
66
dB
POP AND CLICK SUPPRESSION
Mute Attenuation
100
dB
Power-Up Until Bias Established
Figure 11
360
ms
Valid Clock to Normal Operation
Soft-start ramp time, Figure 12 (Note 5)
20
ms
DIGITAL AUDIO INTERFACE (SCLK, SDATA, MCLK, LRCLK)
Input-Voltage High
VIH
2.0
V
Input-Voltage Low
VIL
0.8
V
Input Leakage Current
IIN
-10
+10
A
Input Capacitance
8pF
TIMING CHARACTERISTICS
Input Sample Rate
fS
2
50
kHz
MCLK/LRCLK = 512
10
MCLK/LRCLK = 384
20
MCLK Pulse-Width Low
tMCLKL
MCLK/LRCLK = 256
20
ns
MCLK/LRCLK = 512
10
MCLK/LRCLK = 384
20
MCLK Pulse-Width High
tMCLKH
MCLK/LRCLK = 256
20
ns
EXTERNAL SCLK MODE
LRCLK Duty Cycle
(Note 6)
25
75
%
SCLK Pulse-Width Low
tSCLKL
20
ns
SCLK Pulse-Width High
tSCLKH
20
ns
SCLK Period
tSCLK
1/(128
x fS)
ns
LRCLK Edge to SCLK Rising
tSLRS
20
ns
LRCLK Edge to SCLK Rising
tSLRH
20
ns
SDATA Valid to SCLK Rising
tSDS
20
ns
SCLK Rising to SDATA Hold Time
tSDH
20
ns
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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