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参数资料
型号： MAX5735AUTN+
厂商： Maxim Integrated Products
文件页数： 2/28页
文件大小： 0K
描述： IC DAC 16BIT 32CHAN SER 56-TQFN
产品培训模块： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
标准包装： 37
设置时间： 20µs
位数： 16
数据接口： MICROWIRE?，QSPI?，串行，SPI?
转换器数目： 32
电压电源： 模拟和数字
功率耗散（最大）： 2.5W
工作温度： 0°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 56-WFQFN 裸露焊盘
供应商设备封装： 56-TQFN-EP（8x8）
包装： 管件
输出数目和类型： 32 电压，双极
采样率（每秒）： *
MAX5732–MAX5735
32-Channel, 16-Bit, Voltage-Output
DACs with Serial Interface
10
______________________________________________________________________________________
TIMING CHARACTERISTICS—DVDD = +2.7V to +5.25V
(Figures 2 and 3, AVDD = +4.75V to +5.25V, DVDD = +2.7V to +5.25V, AGND = DGND = REFGND = GS = 0, TA = TMIN to TMAX,
unless otherwise noted. Typical values are at TA = +25°C.)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
Serial Clock Frequency
fSCLK
0
25
MHz
SCLK Pulse-Width High
tCH
10
ns
SCLK Pulse-Width Low
tCL
10
ns
SCLK Fall to
CS Fall Setup Time
tSCS
10
ns
CS Fall to SCLK Fall Setup Time
tCSS
10
ns
CS Rise to SCLK Fall
tCS1
At end of cycle in SPI mode only
18
ns
SCLK Fall to
CS Rise Setup Time
tCS2
0ns
DIN to SCLK Fall Setup Time
tDS
10
ns
DIN to SCLK Fall Hold Time
tDH
2ns
SCLK Fall to DOUT Fall
tSCL
Load capacitance = 20pF (Note 9)
35
ns
SCLK Fall to DOUT Rise
tSDH
Load capacitance = 20pF (Note 9)
35
ns
CS Pulse-Width High
tCSPWH
50
ns
CS Pulse-Width Low
tCSPWL
20
ns
LDAC Pulse-Width Low
tLDAC
20
ns
CLR Pulse-Width Low
tCLR
20
ns
TIMING CHARACTERISTICS—DVDD = +4.75V to +5.25V
(Figures 2 and 3, AVDD = +4.75V to +5.25V, DVDD = +4.75V to +5.25V, AGND = DGND = REFGND = GS = 0, TA = TMIN to TMAX,
unless otherwise noted. Typical values are at TA = +25°C.)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
Serial Clock Frequency
fSCLK
033
MHz
SCLK Pulse-Width High
tCH
10
ns
SCLK Pulse-Width Low
tCL
10
ns
SCLK Fall to
CS Fall Setup Time
tSCS
6ns
CS Fall to SCLK Fall Setup Time
tCSS
5ns
CS Rise to SCLK Fall
tCS1
At end of cycle in SPI mode only
15
ns
SCLK Fall to
CS Rise Setup Time
tCS2
0ns
DIN to SCLK Fall Setup Time
tDS
10
ns
DIN to SCLK Fall Hold Time
tDH
2ns
SCLK Fall to DOUT Fall
tSCL
Load capacitance = 20pF
20
ns
SCLK Fall to DOUT Rise
tSDH
Load capacitance = 20pF
20
ns
CS Pulse-Width High
tCSPWH
50
ns
CS Pulse-Width Low
tCSPWL
20
ns
LDAC Pulse-Width Low
tLDAC
20
ns
CLR Pulse-Width Low
tCLR
20
ns
Note 9: The maximum clock frequency (fSCLK) is 10MHz in daisy-chain mode when DVDD < 4.75V.
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PDF描述
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参数描述
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