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参数资料
| 型号： | MAX9209EUM+TD |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 3/18页 |
| 文件大小： | 0K |
| 描述： | IC SERIALIZER PROG 48-TSSOP |
| 其它有关文件： | Automotive Product Guide |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 2,500 |
| 功能： | 串行器 |
| 数据速率： | 1.785Gbps |
| 输入类型： | LVTTL/LVCMOS |
| 输出类型： | LVDS |
| 输入数： | 21 |
| 输出数： | 3 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-TFSOP（0.240"，6.10mm 宽） |
| 供应商设备封装： | 48-TSSOP |
| 包装： | 带卷 (TR) |
MAX9209/MAX9213
Programmable DC-Balanced
21-Bit Serializers
______________________________________________________________________________________
11
To obtain DC balance on the data channels, the paral-
lel input data is inverted or not inverted, depending on
the sign of the digital sum at the word boundary. Two
complementary bits are appended to each group of 7
parallel input data bits to indicate to the MAX9210/
MAX9214 deserializers whether the data bits are invert-
ed (Figure 11). The deserializer restores the original
state of the parallel data. The LVDS clock signal alter-
nates duty cycles of 4/9 and 5/9, which maintains DC
balance. Figure 12 shows the non-DC-balanced mode
inputs mapped to LVDS outputs.
DCA0
DCB1
DCA1
DCB2
DCA2
CYCLE N + 1
CYCLE N
CYCLE N - 1
TxIN2
TxIN6
TxIN3
TxIN4
TxIN5
TxIN9
TxIN13
TxIN10
TxIN11
TxIN12
TxIN2
TxIN3
TxIN4
DCA0
TxIN5
TxIN6
DCB0
TxIN9
TxIN10
TxIN11
DCA1
TxIN12
TxIN13
DCB1
TxIN16
TxIN17
TxIN18
DCA2
TxIN19
TxIN20
DCB2
TxIN0
TxIN1
TxIN7
TxIN8
TxIN14
TxIN15
TxIN16
TxIN20
TxIN17
TxIN18
TxIN19
DCB0
TxCLK OUT-
TxOUT1
TxOUT0
TxOUT2
TxIN1
TxIN8
TxIN15
TxIN0
TxIN7
TxIN14
TxCLK OUT+
Figure 11. DC-Balanced Mode Inputs Mapped to LVDS Outputs
2.0V
3.0V
HIGH-Z
DIFFERENTIAL 0
3.6V
VOD = 0
VCC
TxOUT_, TxCLK OUT
TxCLK IN
PWRDWN
TPPLS
Figure 9. PLL Set Time
TxOUT_, TxCLK OUT
TxCLK IN
PWRDWN
HIGH-Z
0.8V
TPDD
Figure 10. Power-Down Delay
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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