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参数资料
| 型号： | MB89F538L-101PMC |
| 厂商： | FUJITSU LTD |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | MICROCONTROLLER, PQFP64 |
| 封装： | 12 X 12 MM, 1.70 MM HEIGHT, 0.65 MM PITCH, PLASTIC, LQFP-64 |
| 文件页数： | 42/72页 |
| 文件大小： | 2290K |
| 代理商： | MB89F538L-101PMC |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页当前第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页
MB89530A Series
DS07-12547-7E
47
(7) I2C Timing
(VCC
= 5.0 V, AVss = Vss = 0 V, TA = 40 °C to +85 °C)
Notes :
For tinst refer to “ (4) Instruction Cycle”.
The value “m” in the above table is the value from the shift clock frequency setting bits (CS4, CS3) in the
I2C clock control register “ICCR”. For details, refer to the register description in the hardware manual.
The value ’n’ in the above table is the value from the shift clock frequency setting bits (CS2, CS0) in the
I2C clock control register “ICCR”. For details, refer to the register description in the hardware manual.
tDOSU appears when the interrupt period is longer than the SCL “L” width.
The rated values for SDA and SCL assume a start up time of 0 ns.
Parameter
Symbol
Pin
name
Condition
Value
Unit Remarks
Min
Max
Start condition output
tSTA
SCL
SDA
1
/ 4 tinst ×
m
× n 20
1
/ 4 tinst ×
m
× n + 20
ns
Master
only
Stop condition output
tSTO
SCL
SDA
1
/ 4 tinst ×
(m
× n + 8) 20
1
/ 4 tinst ×
(m
× n + 8) + 20
ns
Master
only
Start condition detection
tSTA
SCL
SDA
1
/ 4 tinst × 6 + 40
ns
Stop condition detection
tSTO
SCL
SDA
1
/ 4 tinst × 6 + 40
ns
Restart condition output
tSTASU
SCL
SDA
1
/ 4 tinst ×
(m
× n + 8) 20
1
/ 4 tinst ×
(m
× n + 8) + 20
ns
Master
only
Restart condition detection
tSTASU
SCL
SDA
1
/ 4 tinst × 4 + 40
ns
SCL output “L” width
tLOW
SCL
1
/ 4 tinst ×
m
× n 20
1
/ 4 tinst ×
m
× n + 20
ns
Master
only
SCL output “H” width
tHIGH
SCL
1
/ 4 tinst ×
(m
× n + 8) 20
1
/ 4 tinst ×
(m
× n + 8) + 20
ns
Master
only
SDA output delay time
tDO
SDA
1
/ 4 tinst × 4 20 1 / 4 tinst × 4 + 20 ns
Setup after SDA output
interrupt interval
tDOSU
SDA
1
/ 4 tinst × 4 20
ns
SCL input “L” width
tLOW
SCL
1
/ 4 tinst × 6 + 40
ns
SCL input “H” width
tHIGH
SCL
1
/ 4 tinst × 2 + 40
ns
SDA input setup
tSU
SDA
40
ns
SDA input hold
tHO
SDA
0
ns
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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