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参数资料
| 型号： | MB90F804-101PF-G |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 25 MHz, MICROCONTROLLER, PQFP100 |
| 封装： | 14 X 20 MM, 3.35 MM HEIGHT, 0.65 MM PITCH, PLASTIC, QFP-100 |
| 文件页数： | 46/92页 |
| 文件大小： | 2250K |
| 代理商： | MB90F804-101PF-G |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页当前第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页
MB90800 Series
50
DS07-13733-5E
10. 16-bit reload timer
The 16-bit reload timer provides two functions either one which can be selected, the internal clock mode that
performs the count down by synchronizing with 3-type internal clocks and the event count mode that performs
the count down by detecting the arbitration. This timer defines an underflow as a transition of the count value
from 0000H to FFFFH. Therefore, when the equation (counted value
= reload register setting value+1) holds, an
underflow occurs. Either mode can be selected for the count operation from the reload mode which repeats the
count by reloading the count setting value at the underflow occurrence or the one-shot mode which stops the
count at the underflow occurrence. The interrupt can be generated at the counter underflow occurrence so as
to correspond to the DTC.
(1) Register list
TMCSR Timer control status register
Timer control status register (upper) (TMCSR0H to TMCSR2H)
Timer control status register (lower) (TMCSR0L to TMCSR2L)
16-bit timer register/16-bit reload register TMR0 to TMR2/TMRLR0 to TMRLR2 (upper)
TMR0 to TMR2/TMRLR0 to TMRLR2 (lower)
- : Unused
bit
Initial Value
000051H
000055H
000059H
- - - - 0000B
Read/Write
bit
Initial Value
000050H
000054H
000058H
00000000B
Read/Write
bit
Initial Value
000053H
000057H
00005BH
XXXXXXXXB
Read/Write
bit
Initial Value
000052H
000056H
00005AH
XXXXXXXXB
Read/Write
R/W
15
14
13
12
11
10
9
8
CSL1
CSL0
MOD2
MOD1
R/W
76
5
4
3
2
1
0
OUTE
R/W
MOD0
OUTL
RELD
INTE
UF
CNTE
TRG
R/W
15
14
13
12
11
10
9
8
D14
R/W
D15
D13
D12
D11
D10
D9
D8
R/W
76
5
4
3
2
1
0
D6
R/W
D7
D5
D4
D3
D2
D1
D0
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