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参数资料
| 型号： | MB95F223KPF-G-SNE1 |
| 厂商： | Fujitsu Semiconductor America Inc |
| 文件页数： | 24/60页 |
| 文件大小： | 0K |
| 描述： | IC MCU 8KB FLASH F2MC-8FX 16SOP |
| 标准包装： | 1 |
| 系列： | F²MC MB95220H |
| 核心处理器： | F²MC-8FX |
| 芯体尺寸： | 8-位 |
| 速度： | 16MHz |
| 连通性： | LIN，SIO，UART/USART |
| 外围设备： | LVD，POR，PWM，WDT |
| 输入/输出数： | 13 |
| 程序存储器容量： | 8KB（8K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 496 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.4 V ~ 5.5 V |
| 数据转换器： | A/D 5x8/10b |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 16-SOIC（0.209"，5.30mm 宽） |
| 包装： | 管件 |
| 其它名称： | 865-1067 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页当前第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页
MB95220H Series
30
DS07-12626-2E
(2) Source Clock/Machine Clock
(VCC = 5.0 V
±10%, VSS = 0.0 V, TA = -40°C to +85°C)
*1: This is the clock before it is divided according to the division ratio set by the machine clock division ratio selection
bits (SYCC : DIV1 and DIV0) . This source clock is divided to become a machine clock according to the division
ratio set by the machine clock division ratio selection bits (SYCC : DIV1 and DIV0) . In addition, a source clock
can be selected from the following.
Main clock divided by 2
Main CR clock
Subclock divided by 2
Sub-CR clock divided by 2
(Continued)
Parameter
Symbol
Pin
name
Value
Unit
Remarks
Min
Typ
Max
Source clock
cycle time*1
(clock before
division)
tSCLK
—
61.5
—
2000
ns
When the main external clock is used
Min: FCH = 32.5 MHz, divided by 2
Max: FCH = 1 MHz, divided by 2
100
—
1000
ns
When the main CR clock is used
Min: FCRH = 10 MHz
Max: FCRH = 1 MHz
—61—
s
When the sub-oscillation clock is used
FCL = 32.768 kHz, divided by 2
—20—
s
When the sub-oscillation clock is used
FCRL = 100 kHz, divided by 2
Source clock
frequency
FSP
—
0.5
16.25
MHz When the main oscillation clock is used
1
10
MHz When the main CR clock is used
FSPL
—
16.384
—
kHz When the sub-oscillation clock is used
—50—
kHz
When the sub-CR clock is used
FCRL = 100 kHz, divided by 2
Machine clock
cycle time*2
(minimum
instruction
execution time)
tMCLK
—
61.5
—
32000
ns
When the main oscillation clock is used
Min: FSP = 16.25 MHz, no division
Max: FSP = 0.5 MHz, divided by 16
100
—
16000
ns
When the main CR clock is used
Min: FSP = 10 MHz
Max: FSP = 1 MHz, divided by 16
61
—
976.5
s
When the sub-oscillation clock is used
Min: FSPL = 16.384 kHz, no division
Max: FSPL = 16.384 kHz, divided by 16
20
—
320
s
When the sub-CR clock is used
Min: FSPL = 50 kHz, no division
Max: FSPL = 50 kHz, divided by 16
Machine clock
frequency
FMP
—
0.031
—
16.25
MHz When the main oscillation clock is used
0.0625
—
10
MHz When the main CR clock is used
FMPL
1.024
—
16.384
kHz When the sub-oscillation clock is used
3.125
—
50
kHz
When the sub-CR clock is used
FCRL = 100 kHz
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