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参数资料
| 型号： | MB96F345DSPMC-GSE2 |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 56 MHz, MICROCONTROLLER, PQFP100 |
| 封装： | 14 X 14 MM, 1.70 MM HEIGHT, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件页数： | 108/116页 |
| 文件大小： | 3360K |
| 代理商： | MB96F345DSPMC-GSE2 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页当前第108页第109页第110页第111页第112页第113页第114页第115页第116页
MB96340 Series
FME-MB96340 rev 9
91
USART timing
WARNING: The values given below are for an I/O driving strength IOdrive = 5mA. If IOdrive is 2mA, all the maximum
output timing described in the different tables must then be increased by 10ns.
Notes:
AC characteristic in CLK synchronized mode.
CL is the load capacity value of pins when testing.
Depending on the used machine clock frequency, the maximum possible baud rate can be limited by some
parameters. These parameters are shown in “MB96300 Super series HARDWARE MANUAL”
tCLKP1 is the cycle time of the peripheral clock 1 (CLKP1), Unit : ns
*1: Parameter N depends on tSCYCI and can be calculated as follows:
if tSCYCI = 2*k*tCLKP1, then N = k, where k is an integer > 2
if tSCYCI = (2*k+1)*tCLKP1, then N = k+1, where k is an integer > 1
Examples:
(TA = -40C to 125C, VCC = 3.0V to 5.5V, VSS = AVSS = 0V, IOdrive = 5mA, CL = 50pF)
Parameter
Symbol
Pin
Condition
VCC =AVCC= 4.5V
to 5.5V
VCC =AVCC= 3.0V
to 4.5V
Unit
Min
Max
Min
Max
Serial clock cycle time
tSCYCI
SCKn
Internal Shift
Clock Mode
4 tCLKP1
4 tCLKP1
ns
SCK
↓→ SOT delay
time
tSLOVI
SCKn,
SOTn
-20
+20
-30
+30
ns
SOT
→ SCK ↑ delay
time
tOVSHI
SCKn,
SOTn
N*tCLKP1
- 20 *1
N*tCLKP1 -
30 *1
ns
Valid SIN
→ SCK ↑
tIVSHI
SCKn,
SINn
tCLKP1 +
45
tCLKP1 +
55
ns
SCK
↑→ Valid SIN
hold time
tSHIXI
SCKn,
SINn
0
0
ns
Serial clock “L” pulse
width
tSLSHE
SCKn
External Shift
Clock Mode
tCLKP1 +
10
tCLKP1 +
10
ns
Serial clock “H” pulse
width
tSHSLE
SCKn
tCLKP1 +
10
tCLKP1 +
10
ns
SCK
↓→ SOT delay
time
tSLOVE
SCKn,
SOTn
2 tCLKP1
+ 45
2 tCLKP1
+ 55
ns
Valid SIN
→ SCK ↑
tIVSHE
SCKn,
SINn
tCLKP1/2
+ 10
tCLKP1/2 +
10
ns
SCK
↑→ Valid SIN
hold time
tSHIXE
SCKn,
SINn
tCLKP1 +
10
tCLKP1 +
10
ns
SCK fall time
tFE
SCKn
20
20
ns
SCK rise time
tRE
SCKn
20
20
ns
tSCYCI
N
4*tCLKP1
2
5*tCLKP1, 6*tCLKP1
3
7*tCLKP1, 8*tCLKP1
4
...
相关PDF资料 |
PDF描述 |
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参数描述 |
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