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参数资料
| 型号： | MB96F348RSBPMC-GSE2 |
| 厂商： | Fujitsu Semiconductor America Inc |
| 文件页数： | 105/118页 |
| 文件大小： | 0K |
| 描述： | IC MCU 544KB FLASH/ROM 100LQFP |
| 标准包装： | 1 |
| 系列： | F²MC MB96340 |
| 核心处理器： | F²MC-16FX |
| 芯体尺寸： | 16-位 |
| 速度： | 56MHz |
| 连通性： | CAN，EBI/EMI，I²C，LIN，SCI，UART/USART |
| 外围设备： | DMA，LVD，LVR，POR，PWM，WDT |
| 输入/输出数： | 82 |
| 程序存储器容量： | 544KB（544K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 24K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 3 V ~ 5.5 V |
| 数据转换器： | A/D 24x10b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 125°C |
| 封装/外壳： | 100-LQFP |
| 包装： | 托盘 |
| 配用： | 865-1100-ND - KIT BUNDLE 100PMC KIT/SOFTWARE |
| 其它名称： | 865-1086 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页当前第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页
Specication
MB96340
FME/EMDC- 2007-9-12
MB96300_DS_el_AC_ext_bus.fm
83
PRELIMINARY
Bus Timing (Read)
(TA
=40 °C to +125 °C, VCC = 5.0 V ± 10%, VSS = 0.0 V, IOdrive=5mA,CL=50pF
Parameter
Sym-
bol
Pin
Conditions
Value
Unit Remarks
Min
Max
ALE pulse width
tLHLL ALE
EACL:STS=0 and
EACL:ACE=0
tCYC/2
5
ns
EACL:STS=1
tCYC
5
ns
EACL:STS=0 and
EACL:ACE=1
3tCYC/2
5
ns
Valid address
ALE ↓ time
tAVLL ALE, A[23:16],
EACL:STS=0 and
EACL:ACE=0
tCYC
15
ns
EACL:STS=1 and
EACL:ACE=0
3tCYC/2
15
ns
EACL:STS=0 and
EACL:ACE=1
2tCYC
15
ns
EACL:STS=1 and
EACL:ACE=1
5tCYC/2
15
ns
tADVLL ALE,AD[15 :0]
EACL:STS=0 and
EACL:ACE=0
tCYC/2
15
ns
EACL:STS=1 and
EACL:ACE=0
tCYC
15
ns
EACL:STS=0 and
EACL:ACE=1
3tCYC/2
15
ns
EACL:STS=1 and
EACL:ACE=1
2tCYC
15
ns
ALE
↓
Address valid time
tLLAX ALE, AD[15 :0]
EACL:STS=0
tCYC/2
15
ns
EACL:STS=1
-15
ns
Valid address
RDX ↓ time
tAVRL
RDX, A[23:16]
EACL:ACE=0
3tCYC/2
15
ns
EACL:ACE=1
5tCYC/2
15
ns
Valid address
RDX ↓ time
tADVRL RDX,AD[15 :0]
EACL:ACE=0
tCYC
15
ns
EACL:ACE=1
2tCYC
15
ns
Valid address
Valid data input
tAVDV
A[23:16],
AD[15;0]
EACL:ACE=0
3tCYC
55
ns
w/o cycle
extension
EACL:ACE=1
4tCYC
55
ns
Valid address
Valid data input
tADVDV AD[15 :0]
EACL:ACE=0
5tCYC/2
55 ns
w/o cycle
extension;
EACL:ACE=1
7tCYC/2
55 ns
RDX pulse width
tRLRH RDX
3 tCYC/2
5
ns
w/o cycle
extension
RDX
↓ Valid data input tRLDV RDX, AD[15:0]
3tCYC/2
50 ns
w/o cycle
extension
RDX
↑ Data hold time tRHDX RDX, AD[15:0]
0
ns
Address valid
Data hold
time
tAXDX
A[23:16],
AD[15:0]
0
ns
RDX
↑ ALE ↑ time
tRHLH RDX, ALE
EACL:STS=1 and
EACL:ACE=1
3tCYC/2
10
ns
other ECL:STS,
EACL:ACE setting
tCYC/2
10
ns
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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