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参数资料
| 型号： | MC100ES6139EJ |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | 100E SERIES, LOW SKEW CLOCK DRIVER, 4 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO20 |
| 封装： | LEAD FREE, 0.65 MM PITCH, TSSOP-20 |
| 文件页数： | 5/12页 |
| 文件大小： | 241K |
| 代理商： | MC100ES6139EJ |
Advanced Clock Drivers Device Data
2
Freescale Semiconductor
MC100ES6139
Figure 1. 20-Lead Pinout (Top View)
CLK
MR
VCC
17
18
16
15
14
13
12
4
3
5678
9
Q0
11
10
Q1
Q2
Q3
VEE
EN
19
20
2
1
VCC
Q0
VBB
VCC
D
IVS
EL
b0
D
IVS
EL
a
Warning: All VCC and VEE pins must be externally connected to
Power Supply to guarantee proper operation.
D
IVS
EL
b1
Table 1. Pin Description
Pin
Function
CLK(1), CLK(1)
1. Pins will default low when left open.
ECL Diff Clock Inputs
EN(1)
ECL Sync Enable
MR(1)
ECL Master Reset
VBB
ECL Reference Output
Q0, Q1, Q0, Q1
ECL Diff
÷2/4 Outputs
Q2, Q3, Q2, Q3
ECL Diff
÷4/5/6 Outputs
DIVSELa(1)
ECL Freq. Select Input
÷2/4
DIVSELb0(1)
ECL Freq. Select Input
÷4/5/6
DIVSELb1(1)
ECL Freq. Select Input
÷4/5/6
VCC
ECL Positive Supply
VEE
ECL Negative Supply
Table 2. Function Tables
CLK
EN
MR
Function
Z
ZZ
X
L
H
X
L
H
Divide
Hold Q0:3
Reset Q0:3
X = Don’t Care
Z = Low-to-High Transition
ZZ = High-to-Low Transition
DIVSELa
Q0:1 Outputs
L
H
Divide by 2
Divide by 4
DIVSELb0
DIVSELb1
Q2:3 Outputs
L
H
L
H
L
H
Divide by 4
Divide by 6
Divide by 5
Figure 2. Logic Diagram
CLK
EN
MR
DIVSELb1
÷2/4
Q0
Q1
÷4/5/6
Q2
Q3
R
DIVSELa
DIVSELb0
VEE
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