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参数资料
| 型号： | MC100ES6254ACR2 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 9/12页 |
| 文件大小： | 0K |
| 描述： | IC CLK BUFF MUX 2:6 3GHZ 32-LQFP |
| 标准包装： | 2,000 |
| 系列： | 100ES |
| 类型： | 扇出缓冲器（分配），多路复用器 |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:6 |
| 差分 - 输入:输出： | 是/是 |
| 输入： | LVCMOS，LVPECL |
| 输出： | LVPECL |
| 频率 - 最大： | 3GHz |
| 电源电压： | 2.375 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 32-LQFP |
| 供应商设备封装： | 32-TQFP（7x7） |
| 包装： | 带卷 (TR) |
MC100ES6254 REV. 7 JANUARY 7, 2013
6
2013 Integrated Device Technology, Inc.
MC100ES6254 Data Sheet
2.5/3.3V DIFFERENTIAL LVPECL 2X2 CLOCK SWITCH AND FANOUT BUFFER
Table 7. AC Characteristics (VCC = 3.3 V 5% or 2.5 V 5%, TJ = 0 to +110C)(1)
1. AC characteristics apply for parallel output termination of 50
to VTT.
Symbol
Characteristics
Min
Typ
Max
Unit
Condition
VPP
Differential Input Voltage(2) (peak-to-peak)
2. VPP is the minimum differential input voltage swing required to maintain AC characteristics including tPD and device-to-device skew.
0.3
1.3
V
VCMR
Differential Input Crosspoint Voltage(3)
3. VCMR (AC) is the crosspoint of the differential input signal. Normal AC operation is obtained when the crosspoint is within the VCMR (AC)
range and the input swing lies within the VPP (AC) specification. Violation of VCMR (AC) or VPP (AC) impacts the device propagation delay,
device and part-to-part skew.
1.2
VCC-0.3
V
VO(P–P) Differential Output Voltage (peak-to-peak)
fO < 1.1GHz
fO < 2.5GHz
fO < 3.0GHz
0.45
0.35
0.20
0.7
0.55
0.35
V
fCLK
Input Frequency
0
3000(4)
4. The MC100ES6254 is fully operational up to 3.0 GHz and is characterized up to 2.7GHz.
MHz
tPD
Propagation Delay CLK, 1 to QA[] or QB[]
360
485
610
ps
Differential
tsk(O)
Output-to-Output Skew
50
ps
Differential
tsk(PP)
Output-to-Output Skew
(part-to-part)
250
ps
Differential
tSK(P)
DCO
Output Pulse Skew(5)
Output Duty Cycle
tREF < 100MHz
tREF < 800MHz
5. Output pulse skew is the absolute difference of the propagation delay times: | tPLH – tPHL |.
49.4
45.2
60
50.6
54.8
ps
%
DCfref = 50%
tJIT(CC) Output Cycle-to-Cycle Jitter
(SEL0
SEL1)
TBD
tr, tf
Output Rise/Fall Time
0.05
300
ps
20% to 80%
tPDL(6)
6. Propagation delay OE deassertion to differential output disabled (differential low: true output low, complementary output high).
Output Disable Time
2.5
T + tPD
3.5
T + tPD
ns
T = CLK period
tPLD(7)
7. Propagation delay OE assertion to output enabled (active).
Output Enable Time
3
T + tPD
4
T + tPD
ns
T = CLK period
Figure 3. MC100ES6254 Output Disable/Enable Timing
tPDL (OEX to Qx[])
50%
tPLD (OEX to Qx[])
Outputs Disabled
CLKX
OEX
Qx[]
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