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参数资料
| 型号： | MC13783JVK5R2 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 28/50页 |
| 文件大小： | 0K |
| 描述： | IC PWR MGT AUD CIRCUIT 247MAPBGA |
| 标准包装： | 1,500 |
| 应用： | 手持/移动设备 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 247-TFBGA |
| 供应商设备封装： | 247-MAPBGA（10x10） |
| 包装： | 带卷 (TR) |
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Functional Description
Table 13. Telephone CODEC D/A Performance Specifications
Parameter
Condition
Min
Typ
Max
Units
Peak Output (+3 dBm0) single ended output
REFC - 1
REFC + 1
V
CODEC PSRR
with respect to B+,
80
90
—
dB
20 Hz to 20 kHz,
Total Distortion
at 1.02 kHz, 0 dBm0,
65
75
—
dB
(noise and harmonic)
20 kHz measurement BW out
Idle Channel Noise
at CODEC output,
—
-78
-74
dBm0
BW out = 20 kHz A weighted
Inband Spurious
0 dBm0 at 1.02 kHz to 3.4 kHz input.
—
—
-50
dB
300 Hz to 20.0 kHz
4.3.2.3
Clock Modes
In master mode the CLI is divided internally to generate the BCL and FS signals. In slave mode these
clocks have to be supplied and in that case there is no imposed relationship between BCL and the other
clocks as long as it is high enough to support the number of time slots requested. The supported clock rates
are 13.0 MHz, 15.36 MHz, 16.8 MHz, 26.0 MHz and 33.6 MHz.
4.3.3
4.3.3.1
Stereo DAC
D/A Converter
The stereo DAC is based on a 16-bit linear left and right channel D/A converter with integrated filtering.
Table 14. Stereo DAC Main Performance Specifications
Parameter
Absolute Gain
Input at 0 dBFS,
Condition
Min
-0.5
Typ
—
Max
+0.5
Units
dB
from 20 Hz to 20 kHz
L/R Gain
Input at -3 dBFS, 1.02 kHz
—
0.2
0.3
dB
Mismatch
Dynamic Range
(SNDR at -60 dBFS and 1.02 kHz) + 60 dB,
92
96
—
dB
20 kHz BW out,
A weighted
Output PSRR
with respect to battery,
90
—
—
dB
input at 0 dBFS,
from 20 Hz to 20 kHz
A weighted
Spurious
input at -3 dBFS,
—
—
-75
dB
from 20 Hz to 20 kHz,
20 kHz BW out
Includes idle tones
MC13783 Technical Data, Rev. 3.5
28
Freescale Semiconductor
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参数描述 |
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