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参数资料
| 型号： | MC145151DW2 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 8/24页 |
| 文件大小： | 0K |
| 描述： | IC PAR-IN PLL FREQ SYNTH 28-SOIC |
| 标准包装： | 26 |
| 类型： | PLL 时钟/频率合成器 |
| PLL： | 是 |
| 输入： | 时钟 |
| 输出： | CMOS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:1 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 25MHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3 V ~ 9 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 28-SOIC（0.295"，7.50mm 宽） |
| 供应商设备封装： | 28-SOIC W |
| 包装： | 管件 |
MC145151-2 and MC145152-2 Technical Data, Rev. 5
16
Freescale Semiconductor
MC145151-2 and MC145152-2 Electrical Characteristics
Figure 10. Switching Waveforms
Table 5. Timing Requirements
(Input tr = tf = 10 ns unless otherwise indicated)
Symbol
Parameter
VDD
V
Guaranteed Limit
25
°C
Guaranteed Limit
- 40 to 85
°C
Unit
fclk
Serial Data Clock Frequency, Assuming 25% Duty Cycle
NOTE: Refer to CLK tw(H) below
3
5
9
dc to 5.0
dc to 7.1
dc to 10
dc to 3.5
dc to 7.1
dc to 10
MHz
tsu
Minimum Setup Time, Data to CLK
3
5
9
30
20
18
30
20
18
ns
th
Minimum Hold Time, CLK to Data
3
5
9
40
20
15
40
20
15
ns
tsu
Minimum Setup Time, CLK to ENB
3
5
9
70
32
25
70
32
25
ns
trec
Minimum Recovery Time, ENB to CLK
3
5
9
5
10
20
5
10
20
ns
tw(H)
Minimum Pulse Width, CLK and ENB
3
5
9
50
35
25
70
35
25
ns
tr, tf
Maximum Input Rise and Fall Times - Any Input
3
5
9
5
4
2
5
4
2
s
Figure 10a. Serial Data Clock
Frequency and Minimum Pulse Width
Figure 10b. Minimum Setup, Hold,
and Recovery Times
VSS
- VDD
50%
LAST
CLK
PREVIOUS
DATA
LATCHED
FIRST
CLK
ENB
CLK
DATA
50%
- VDD
VSS
- VDD
VSS
tsu
trec
th
50%
CLK,
ENB
tw(H)
- VDD
VSS
4 fclk
1 *
*Assumes 25% Duty Cycle.
tt
90%
10%
tf
ANY
OUTPUT
Figure 10c. Maximum Input Rise and Fall Times
- VDD
VSS
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PDF描述 |
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参数描述 |
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