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参数资料
| 型号： | MC33385VWR2 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 7/18页 |
| 文件大小： | 0K |
| 描述： | IC SWITCH QUAD L-SIDE 20-HSOP |
| 标准包装： | 750 |
| 类型： | 低端 |
| 输入类型： | 串行 |
| 输出数： | 4 |
| 导通状态电阻： | 250 毫欧 |
| 电流 - 输出 / 通道： | 2.5A |
| 电流 - 峰值输出： | 3A |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | -40°C ~ 125°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 20-SOIC（0.433"，11.00mm 宽）裸露焊盘 |
| 供应商设备封装： | 20-HSOP |
| 包装： | 带卷 (TR) |
ELECTRICAL CHARACTERISTICS
DYNAMIC CHARACTERISTIC
DYNAMIC CHARACTERISTIC
Table 4. Dynamic Electrical Characteristics
Characteristics noted under conditions 7.0 V ≤ V SUP ≤ 18 V, - 40 ° C ≤ T A ≤ 125 ° C, GND = 0 V unless otherwise noted. Typical
values noted reflect the approximate parameter means at T A = 25° C under nominal conditions unless otherwise noted.
Characteristic
Symbol
Min
Typ
Max
Unit
INPUTS
Input Frequency (NON1 to NON4)
f IN
0.0
1000
Hz
OUTPUTS TIMING
Positive Output Voltage Ramp (with inductive load)
V OUT = 4V... 16V
V OUT = 16V... Vclp
OVR P1
OVR P2
2.0
3.5
3.0
6.0
5.0
10
V/ μ s
V/ μ s
Negative Output Voltage Ramp
(25%... 75%)
OVR N
1.75
3.0
4.0
V/ μ s
Internal Switch-on-Time Charge Pump
t DCP
40
μ s
(NON = LOW... V GATE = 0.9 * V BAT )
Turn ON Delay
t DON
1.0
2.5
5.0
μ s
(NON = 50%, V OUT = 0.9 * V BAT )
Turn OFF Delay
(NON = 50%, V OUT = 0.1 * V BAT )
(NON = 50%, V OUT = 4V)
Undervoltage Protection
t DOFFA
t DOFFB
t RPON
1.0
4.7
3.0
7.5
100
μ s
μ s
μ s
Max ON time after a output voltage ramp from
0V to 25V at V CC = 0V...V CCPRO
Matching Turn ON Delay
t MON
- 3.0
3.0
μ s
(NON = 50%, V OUT = 0.9 * V BAT )
Rise time Turn OFF
t ROFF
8.5
12
μ s
(10% - 90% of V CLP )
DIAGNOSTIC
Short to GND Filter Time
Open Load Filter Time
T SCG
t OL
140
140
250
250
μ s
μ s
SERIAL DIAGNOSTIC LINK : LOAD CAPACITOR AT SDI AND SDO = 100PF
Clock Frequency (50% duty cycle)
Minimum Time CLK = HIGH
Minimum Time CLK = LOW
Propagation Delay (CLF Data at SDO valid)
NCS = LOW to Data at SDO Valid
CLK Low Before NCS Low
f CLK
t CLH
t CLL
t PCLD
t PCLD
t SCLCH
3.0
100
100
100
100
100
MHz
ns
ns
ns
ns
ns
(Setup time CLK to NCS change High/Low)
CLK Change Low/High after NCS = Low
SDI Input Set up Time
t HCLCL
t SCLD
100
20
ns
ns
(CLK change High/Low after SDI data valid)
SDI Input Hold Time (SDI data hold after CLK change High/Low)
CLK Low Before NCS High
t HCLD
t SCLCL
150
20
ns
ns
33385
Analog Integrated Circuit Device Data
Freescale Semiconductor
7
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PDF描述 |
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