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参数资料
| 型号： | MC56F8365MFGE |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 数字信号处理 |
| 英文描述： | 4-BIT, 120 MHz, OTHER DSP, PQFP128 |
| 封装： | ROHS COMPLIANT, PLASTIC, LQFP-128 |
| 文件页数： | 18/180页 |
| 文件大小： | 1081K |
| 代理商： | MC56F8365MFGE |
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56F8365 Technical Data, Rev. 8
114
Freescale Semiconductor
Preliminary
1 = OnCE clock to 56800E core is always enabled
6.5.1.3
Software Reset (SW RST)—Bit 4
This bit is always read as 0. Writing a 1 to this bit will cause the part to reset.
6.5.1.4
Stop Disable (STOP_DISABLE)—Bits 3–2
00 = Stop mode will be entered when the 56800E core executes a STOP instruction
01 = The 56800E STOP instruction will not cause entry into Stop mode; STOP_DISABLE can be
reprogrammed in the future
10 = The 56800E STOP instruction will not cause entry into Stop mode; STOP_DISABLE can then only be
changed by resetting the device
11 = Same operation as 10
6.5.1.5
Wait Disable (WAIT_DISABLE)—Bits 1–0
00 = Wait mode will be entered when the 56800E core executes a WAIT instruction
01 = The 56800E WAIT instruction will not cause entry into Wait mode; WAIT_DISABLE can be
reprogrammed in the future
10 = The 56800E WAIT instruction will not cause entry into Wait mode; WAIT_DISABLE can then only
be changed by resetting the device
11 = Same operation as 10
6.5.2
SIM Reset Status Register (SIM_RSTSTS)
Bits in this register are set upon any system reset and are initialized only by a Power-On Reset (POR). A
reset (other than POR) will only set bits in the register; bits are not cleared. Only software should clear this
register.
Figure 6-4 SIM Reset Status Register (SIM_RSTSTS)
6.5.2.1
Reserved—Bits 15–6
This bit field is reserved or not implemented. It is read as 0 and cannot be modified by writing.
6.5.2.2
Software Reset (SWR)—Bit 5
When 1, this bit indicates that the previous reset occurred as a result of a software reset (write to SW RST
bit in the SIM_CONTROL register). This bit will be cleared by any hardware reset or by software. Writing
a 0 to this bit position will set the bit, while writing a 1 to the bit will clear it.
6.5.2.3
COP Reset (COPR)—Bit 4
When 1, the COPR bit indicates the Computer Operating Properly (COP) timer-generated reset has
Base + $1
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Read
0
O
0
SWR
COPR
EXTR
POR
0
Write
RESET
0
00
0
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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